第3章 运算方法与运算器.ppt

第3章 运算方法与运算器;本章主要内容;3.1 运算器的设计方法;1. 基本的二进制加法器;全加器——考虑来自低位的进位; (1) si=ai⊕bi⊕ci-1 ci=aibi+(ai⊕bi)ci-1 (2) si=ai⊕bi⊕ci-1 ci=aibi+aici-1+bici-1 ;1）并行加法器 SnSn-1Sn-2…S1S0 = AnAn-1An-2…A1A0 + BnBn-1Bn-2…B1B0 ;;2）串行进位链——进位采用串行传递;采用串行进位链的并行加法器，速度受限于进位Ci的传递。 提高速度的途径 采用更高速的器件，减短Ci的传递时延。 改进进位链的结构，减少延迟级数。;以4位并行加法器为例;4位的并行进位链;4）分组并行进位链;① 组内并行、组间串行（单重分组跳跃进位）;16位组内并行、组间串行进位;小组内分析（1）;小组内分析（2）;② 组内并行、组间并行（双重分组跳跃进位）;16位组内并行、组间并行;大组实现;小组实现——以第一小组为例;16位组内并行、组间并行;32位组内并行、组间并行???位;32位组内并行、组间并行进位过程;5）不同进位链产生全部进位的对比;补码加减运算基本关系 加法：[x]补+[y]补= [x+y]补 （mod M） 两数补码之和等于两数和的补码 减法：[x]补-[y]补=[x]补+[-y]补=[x-y]补（mod M） 两数补码之差等于两数差的补码;参加运算的各个操作数均以补码表示，运算结果仍以补码表示； 按“逢二进一”的运算规则进行运算； 符号位与数值位一样参加运算，结果的符号位由运算得出； 进行加法时，将两补码数直接相加，得到两数之和的补码；进行减法时，则将减数变补(由[y]补求[-y]补)，然后与被减数相加，得到两数之差的补码； 补码总是对确定的模而言，若运算结果超过模(符号位上产生了进位)，则将模自动丢掉。;补码加减丢模举例;补码加减溢出举例;设溢出判别信号OVR 若OVR=1则运算产生溢出 若OVR=0则运算没有产生溢出 判断OVR的方法 设[x]补= xf . x1x2…xn [y]补= yf . y1y2…yn 和[s]补= sf . s1s2…sn 根据两个操作数的符号与结果的符号判别 根据两数相加时产生的进位判别 采用变形补码运算;1）根据两个操作数的符号与结果的符号判别;设Cf为符号位产生的进位，C1为最高数值位产生的进位 溢出的条件为： OVR = Cf C1+ Cf C1= Cf⊕C1 ——符号位和数值最高位产生的进位不一样即溢出;3）采用变形补码运算;设和[s]变形补=sf1sf2 . s1s2…sn 溢出的条件为： OVR =sf1⊕sf2 ——结果两符号位不一致即产生溢出 符号位含义： sf1sf2 = 00/11 结果正确 sf1sf2 = 01 正溢出 sf1sf2 = 10 负溢出;4. 算术逻辑运算部件ALU;2）算术逻辑运算部件ALU;74181;② 用SN74181实现16位的加法器 i. 采用组内并行、组间串行——74181级联;② 采用组内并行、组间并行——74181、74182;原码乘法——从手算演化而来 n位数据相乘得到n个部分积，乘积为部分积相加 除第一个部分积，其他部分积都在前一个部分积的基础上左移1位 2个n位数相乘，积不超过2n位，用2n位加法器相加;;④ 原码一位乘递推公式;递推公式及原码一位乘运算规则;例3.9 [x]原=0.1101，[y]原=1.1011， 求x×y ;原码一位乘法的硬件实现;原码一位乘法的运算流程;⑤ 原码两位乘——判别位两位;原码两位乘法的运算控制;补码一位乘 设被乘数[x]补= x0. x1x2…xn 乘数[y]补= y0. y1y2……yn [x×y]补= [x]补×(0. y1y2……yn- y0) = [x]补×(- y0+2-1y1+2-2y2+2-nyn) = [x]补×(- y0+y1-2-1y1+2-1y2-2-2y2+…+2-(n-1)yn-2-nyn ) = [x]补×[ (y1-y0) +2-1(y2-y1)+…+2-(n-1)(yn-yn-1)+2-n(yn+1-yn)] = (y1-y0) ×[x]补+2-1(y2-y1) ×[x]补+…+2-n(yn+1-yn) ×[x]补;递推公式;补码一位乘的运算规则;例3.12 x=-0.1101，y=-0.1011， 用补码一位乘求x×y ;2）补码一位乘法的硬件实现;补码一位乘法的算法流程;3