基本数字集成电路设计.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 10.4.7 RS网络 把传输门的连接加以改变 决不会产生冲突。 信号锁存 10.4.7 RS网络 令 A=R1R2 利用2个反相器来锁存信号。 很象IBM发展的CVSL电路（在CVSL电路中仅用2只P管交叉反馈来获得等效的P侧逻辑树）。 10.4.7 RS网络 把锁存器同RS锁存器控制电路分开，可以添加控制时钟 当Φ=1时，就把R1、R2装进锁存器； 当Φ=0时，锁存器保持原状。 两个反相器接成的环路是一种双稳态锁存， Q与Q总是互补的。 10.4.7 RS网络 图示的电路必定满足 XY(A+B)=0 或 XY(A+B)Φ=0 说明XY和(A+B)一定是互补的。 若要证明某些逻辑变量是否满足某个恒等式，只要检查相应的锁存器是否正常锁存。 进一步推广，把锁存器的两支控制树用一网络替代 可以充分利用组合逻辑的技巧来设计RS网络，以确定这种新的RS锁存器的性能。 10.4.8 单相动态边沿触发寄存器 前面讨论的触发器和寄存器都是电平触发的。 由于数字器件的离散性，电平一致性较差。 电平触发将带来可观的时间误差，在需要精确定时的场合，则要求边沿触发。但边沿触发电路比较复杂。 在讨论动态触发器时，仅仅涉及到C2MOS电路，还没有利用预充电技术、DOMINO技术来设计动态触发器。然而，采用这种技术后，电路就变得相当复杂。 10.4.8.1 UCL开发的单相动态触发器 1988年美国加州大学洛山矶分校为美国国防部研制了一种电路属于动态的、边沿触发的寄存器。 电路由反相器闭环来锁存； 整个电路是预充电的，而且输出节点有补充预充电。 随着时钟Φ从低到高，在上升沿，接地开关导通，反相器闭环被加上电源，放大器到达工作点。这时反相器闭环变成一种读出放大器。 当Φ=0时，预充电，节点X预充电到Vdd 输出节点P和P 也充电到Vdd。 反相器闭环加电源Vdd，但接地点不通， 闭环不能工作，对输出节点无影响。 由于输入信号是互补的，两个P管中总有一个导通， 把节点X上的Vdd引到输出节点。 10.4.8.1 UCL开发的单相动态触发器 当时钟Φ的上升沿继续上升，预充电开关和输出节点上的补充预充电开关全部截止，输出节点被释放。输入信号可以影响输出节点。 由于输入信号只能控制一个P管导通，只要输出节点有微小变化，放大器的正反馈就会加强放大，扩大这种差别，直到放大器闭环建立稳定输出为止。输入变量被锁存在反相器闭环中。 这种锁存器边沿触发，采用预充电技术，是一种动态电路。 锁存器只是半个触发器。为了构造触发器，必须将两级锁存器级联起来。 由于预充电稳态电路的级联在时钟上有困难，级间必须有隔离。 可以用Domino技术，用一P级与N级交替级联。若第一级是P级(输入Z和Z放在P侧)，那么第二级应是N级(输入P和P放在N侧)。 10.4.8.1 UCL开发的单相动态触发器 当Φ=0时，预充电，节点Y预充电到0 输出节点Q和Q 也充电到0。 反相器闭环未加电源Vdd，闭环不能工作，对输出节点无影响。 10.4.8.1 UCL开发的单相动态触发器 当Φ从1到0（下降沿）时，连接电源Vdd的那只P管导通，使得读出放大器工作——使能。 预充电开关截止，补充预充电开关也截止，使得节点Q和Q被释放。 接受来自第一级的输出。 输入数据Z和Z在时钟0→1的上升沿时，锁存在P和P ； 在时钟1→0的下降沿时，锁存在Q和Q。完成1bit的移位。 10.4.9 流水线逻辑结构 流水线逻辑结构 数据是沿着流水线顺序逐步加工的。各级之间用传输门隔离。 中间的逻辑块是组合逻辑，用来实施数据加工。 可以是静态的，也可以是动态的；可以很复杂，也可以很简单。 动态移位寄存器只是流水线逻辑结构的一种特例 时钟竞争问题 这种病态的信息流显然取决于逻辑门的延时/时钟偏移这个比值。若逻辑块内延时大于时钟的偏移，病态率将减小。相反，若逻辑块内延时小于时钟的偏移，则病态率就很高。 时钟竞争问题 时钟Ф与Ф因布线上的延时差形成的偏移（Skew）现象，将有一段时间，Ф和Ф都是“1”。 两端的传输门将同时导通， 即形成数据直通。 10.4.9.1 C2MOS逻辑