基于Libero的数字逻辑设计仿真及验证实验报告.docxVIP

「计算机—学院计算机科学与技术专业 班、学号 姓名 协作者 教师评定 实验题目 基于Libero的数字逻辑设计仿真及验证实验 1、 熟悉EDA工具的使用；仿真基本门电路。 2、 仿真组合逻辑电路。 3、 仿真时序逻辑电路。 4、 基本门电路、组合电路和时序电路的程序烧录及验证。 5、 数字逻辑综合设计仿真及验证。 实验报告 1、基本门电路 一、 实验目的 1、 了解基于Verilog的基本门电路的设计及其验证。 2、 熟悉利用EDA工具进行设计及仿真的流程。 3、 学习针对实际门电路芯片 74HC00、74HC02、74HC04、74HC08、74HC32、74HC86 进行VerilogHDL设计的方法。 二、 实验环境 Libero仿真软件。 三、 实验内容 1、 掌握Libero软件的使用方法。 2、 进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、 参考教材中相应章节的设计代码、测试平台代码(可自行编程)，完成74HC00. 74HC02、74HC04、74HC08、74HC32、74HC86 相应的设计、综合及仿真。 4、 提交针对 74HC00、74HC02、74HC04、74HC08、74HC32、74HC86 (任选一个) ? ? ? ? 的综合结果，以及相应的仿真结果。 四、 实验结果和数据处理 1、所有模块及测试平台代码清单 ? ? //74HC00代码-与非 // 74HC00.V module HC00(A, B, Y); input [3:0] A, B; output [3:0] Y; assign Y = ~(AB); endmodule //74HC00测试平台代码 // test 00. v timescale Ins/lns module test_OO; reg [3:0] a,b; wire [3:0] y; HC00 u(a, b, y); initial begin a = 4,b0000;b = 4b0001; #10b = b?l;//0010 10b = b?l;//010() 10b = b?l;//1000 a = 4,bllll;b = 4,b0001; #10 b = b?l; #10 b = b?l; 10b = b?l; end endmodule //74HC02代码■或非 // 74HC02.V module HC02(A, B, Y); Eput [3:0] A, B; output [3:0]Y; assign Y = ~(A|B); endmodule //74HC02测试平台代码 // test_02.v timescale Ins/Ins module test_02; reg [3:01 a,b,c; wire [3:0] y; HC02 u(a, b, y); initial begin a = 4,bllll;c = 4,b0001; b =?c;c = c?l; #10 b = ~c;c = c?l; #10 b = ~c;c = c?l; # 10 b 二?c; a = 4b0000;c = 4,b0001; b =?c;c = c?l; #10 b 二 ~c;c = c?l; #10 b =?c;c = c?l; #10 b =?c; end endmodule //74HC04代码■非 // 74HC04.V module HC04(A, Y); input [3:0] A; output [3:0]Y; assign Y = ~A; endmodule //74HC04测试平台代码 // test_04.v timescale Ins/Ins module test_04; reg [3:0] a; wire [3:0] y; HC04 u(a, y); initial begin a = 4^0001; #10 a = a?l; # 10 a = a?l; #10 a = a?l; end endmodule //74HC08代码■与 // 74HC08.V module HC08(A, B, Y); input [3:0] A, B; output [3:0JY; assign Y = AB; endmodule //74HC08测试平台代码 // test_08.v timescale Ins/Ins module test_08; reg [3:0] a,b; wire [3:0] y; HCOO u(a, b, y); initial begin a = 4,b0000;b = 4,b0001; 10b = b?l; 10b = b?l; 10b = b?l; a = 4,bllll;b = 4,b0001