第三章 组合逻辑电路改.ppt

b=c=f=g=1，a=d=e=0时 a=c=d=e=f=g=1，b=0时 共阴极 2、显示译码器 真值表仅适用于共阴极LED 真值表 a b c d e f g 中规模集成电路74LS48（国产型号：T339） 74LS48 (T339) GND Vcc 电源＋5V 地 A3 A2 A1 A0 Ya Yb Yd Yf Ye Yg Yc LT BI/RBO BRI 七段数码管显示译码器 BI 为0时，使Ya--Yg=0，全灭。 RBI 为0且A3～A0＝0时，使Ya-Yg=0，全灭。 控制端 七段数码管显示译码器 为0时，使Ya--Yg=1,亮“8”，说明工作正常。 LT ：测试端 LT BI ：灭灯端(输入) RBI ：灭零输入端 ：灭零输出端 RBO 控制端功能 控制端 输入数据 输出 74LS48 (T339) GND Vcc 电源＋5V 地 A3 A2 A1 A0 Ya Yb Yd Yf Ye Yg Yc LT RBI BI/ RBO RBO ，当RBI ＝0且A3～A0＝0时,RBO＝0；否则RBO＝1 0103 103 00103 103 功能表 七段显示译码器74LS48与数码管的连接 ＋5V a b c d e f g 74LS48 (T339) GND Vcc 电源＋5V A3 A2 A1 A0 Ya Yb Yd Yf Ye Yg Yc LT BI/RBO RBI 输入信号 此三控制端不用时，通过电阻接高电平。 BCD码 +5V 3.2-3 数据选择器与数据分配器 一、 4选1数据选择器 二、 数据分配器 一、数据选择器 数据选择器框图及开关比拟图 (a) 数据选择器逻辑符号； (b) 单刀多路开关比拟数据选择器 ( b ) D 1 D 2 ?- 数 据 选 择 器 D 1 D 2 ?- D m ?- A 1 A 2 A n ( a ) F F 地址 选通 数据 输出 A1 A0 E D F × × 0 0 0 1 1 0 1 1 1 0 0 0 0 × D0~D3 D0~D3 D0~D3 D0~D3 0 D0 D1 D2 D3 D 0 D 1 D 2 D 3 A 1 A 0 E F F A 1 A 0 F D 0 D 1 D 2 D 3 A 0 A 1 四选一数据选择器 四选一数据选择的输出逻辑表达式： 1 1 1 D 3 D 2 D 1 D 0 A 0 A 1 E F F ≥1 1 二、数据分配器 1 2 数 据 分 配 器 D A A W1 W2 W3 W4 D W1 W2 W3 W4 1、半加器 一、 半加器和全加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 3.2-4加法器 1、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 用与非门和非门实现 实现多位二进制数相加的电路称为加法器。 1、串行进位加法器 二、 加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。 超前进位发生器 2、并行进位加法器（超前进位加法器） 进位生成项 进位传递条件 进位表达式 和表达式 4位超前进位加法器递推公式 超前进位发生器 3.2-5 数值比较器 一、 1位数值比较器 二、 4位数值比较器 三、 数值比较器的位数扩展 数 据 比 较 器 A B L1 AB L2 AB L3 A=B 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。 一、 1位数值比较器 设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。 逻辑表达式 逻辑图 二、 4位数值比较器 真值表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0和A＇与B＇的比较结果，A＇B＇、A＇B＇和A＇=B＇。A＇与B＇是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号　L1(A＞B)、L2(A＜B)、和L3(A＝B)分别表示本级的比较结果。 逻辑图 最低4位的级联输入端A＇B＇、 A＇B＇和A＇=B＇ 必须预先分别预置为0、0、1。 三、 比较器的级联 * * * * * 第三章 组合逻辑电路 概述 逻辑电路 组合 逻辑电路 时序