数电第5章触发器修改.ppt

* * ⑵ 特性表 D Qn Qn+1 0 0 0 0 1 0 1 0 1 1 1 1 * * ⑶ 驱动表 ⑷ 特性方程 * * (1) 基本SR触发器 直接电平触发（低电平有效/高电平有效），无CP 2. 触发方式 (2) 同步触发 CP的（高/低）电平期间触发， 在整个电平期间接收信号SR/JK/D/T， 在整个电平期间状态相应更新，所以存在空翻。 (3) 边沿触发 只在CP的↑或↓边沿触发， 只在CP的↑或↓边沿接收信号SR/JK/D/T， 只在CP的↑或↓边沿状态更新，克服了空翻。 * * (4) 主从触发 有主、从两个触发器，在CP的高/低电平期间交替工作、封锁， 只在CP的高电平期间（或低电平期间）接收信号SR/JK/D/T， 只在CP的↑或↓边沿总的输出状态更新。 集成触发器中常见的直接置0和置1端 RD：直接（异步）置0端 SD：直接（异步）置1端， 非号：低电平有效， 直接（异步）：不受CP的影响。 * 作业 P238 5.2.5 * （8）状态转换图 　SR触发器的状态转换图 　状态转换图：表示触发器状态转换的图形。它是触发器从一个状态变化到另一个状态或保持原状不变时，对输入信号（R、S）提出的要求。 两个圆圈表示状态0和1 箭头表示状态转换的方向 在箭头旁边用文字或符号表示实现转换所必备的条件 * （2）特性表 2.主从 J K 触发器 （1）电路结构 主从JK触发器由两个时钟控制RS触发器串接而成。 CLK J K 0 0 0 0 1 1 0 1 1 X X 1 0 J K Qn+1 从触发器 主触发器 1 G1 G2 G3 G4 G1 G2 G3 G4 CLK Q ， Q ， Q Q * （3）JK触发器的逻辑符号 （a）下降沿触发 （b）上升沿触发 * （4） 状态转换表 JK触发器状态转换表 * （5）特性方程 （6） 状态转换图 JK触发器的状态转换图 * （7）时序图（以CP下降沿触发的JK触发器为例） JK触发器的时序图 在CP的下降沿更新状态，次态由CP下降沿到来之前的J、K输入信号决定。 * 由于主从结构的JK触发器有两个动作特点： 触发器的翻转分两步走。第一步，在CLK高电平期间主触 发器接收输入端的信号，被置成相应的状态，而从触发器不 动；第二步，CLK下降沿到来时从触发器按照主触发器的状态 翻转，所以Q、Q’端状态的改变发生在CLK的下降沿。 主触发器本身是一个电平触发SR触发器，所以在CLK=1的 全部时间里输入信号都将对主触发器起控制作用。 在使用主从JK触发器的时候经常会遇到这样一种情况，就 是在CLK=1期间输入信号发生过变化后，CLK下降沿到达时从触 发器的状态不一定能按此刻输入信号的状态来确定，而必须考 虑整个CLK＝1期间输入信号的变化过程才能确定触发器的次态。 这样会带来一次变化现象。 注意： * 如图示主从JK触发器CLK和J、K的电压彼形，试画出主触 发器端和从触发器端的工作波形。设初始态为0。 * * 主从JK触发器的一次变化现象： 在CLK=1期间，JK发生了多次变化，Q主只变化一次，所以在CLK下降沿到来时，Q状态与此时的Q主相同，并不是由此时的JK状态决定。这就是一次变化现象。 为使主从 JK 触发器按其特性表正常工作， 在 CLK = 1期间，必须使JK 端的状态保持不变。否则，由干扰信号引起的一次翻转，会在CLK下降沿到来时被送入从触发器，从而造成触发器工作的错误。 * 边沿JK触发器 由主从JK触发器的工作原理我们知道，它在CLK=1的 全部时间内接收置位信号，如果CLK=1期间有干扰叠加在置 位信号上，由于一次翻转现象的存在，主从JK触发器就会得 到错误的结果，将干扰接收下来。 为了减少接收干扰的时间，提高触发器的可靠性，增强抗干 扰能力，希望触发器的次态仅仅取决于CLK信号下降沿（上 升沿）到来时刻输入信号的状态，而在此之前和之后输入状 态的变化对触发器的次态没有影响。 因此导出了边沿触发的触发器。 * 边沿JK触发器的逻辑符号有： SD RD C1 1J Q Q J CLK 1K K S R SD RD C1 1J Q Q J CLK 1K K S R 上升沿触发有效 下降沿触发有效 * 边沿JK触发器的波形图： 边沿JK触发器的功能表： * 边沿触发器的动作特点：