CMOS组合逻辑门的设计低功耗演示文稿.ppt

* 信号间的相关性 由于信号在空间和时间上都存在相关性，这一事实使开关活动性的估计更为复杂 必须考虑信号间的相关性 p(Z=1) = p(B=1) p(C=1|B=1)=0 重新会聚的扇出 B A Z C 0.5 0.5 * 动态或虚假翻转 起因：门之间的非零传播延时 概念：在一个时钟周期内一个节点在稳定到正确的逻辑电平之前可以出现多次翻转 ABC C Z 101 000 Unit Delay A B X Z C X 毛刺 * 毛刺与功耗 Out1 Out2 Out3 Out4 Out5 1 NAND门逻辑链中的毛刺 毛刺构成了功耗的很大一部分 * 降低开关活动性的设计技术 1、逻辑重组 改变逻辑电路的拓扑结构可以降低它的功耗 结论：对于随机输入，链形实现比树形实现总体上具有较低的开关活动性（忽略毛刺） A B C D F A B C D O2 F O1 O2 O1 0.5 0.5 3/16 0.5 0.5 0.5 0.5 0.5 0.5 7/64 15/256 3/16 3/16 15/256 AND: P0?1 = P0 ? P1 = (1 - PAPB) ? PAPB * 降低开关活动性的设计技术 2、输入排序 A B C F 0.5 0.2 0.1 B C A X F 0.2 0.1 0.5 结论：推迟输入具有较高翻转率的信号 (即信号概率接近0.5的信号) (1-0.5 ? 0.2) ?(0.5 ? 0.2)=0.09 (1-0.2 ? 0.1) ?(0.2 ? 0.1)=0.0196 * 降低开关活动性的设计技术 3、分时复用资源 A.并行数据传送 B.串联数据传送 并行传送及分时复用的数据总线 C t A C t B C 0 1 0 1 t A B 结论：避免对具有独特数据特性的数据流采用分时复用 * 降低开关活动性的设计技术 4、通过均衡信号路径来减少毛刺 电路中产生毛刺主要是由于在电路中路径长度失配引起的 信号时序上的这一不失配一般都是由于相对于电路的原始输入信号路径的长度不同而引起的 0 0 1 0 2 0 0 0 1 1 2 0 0 0 A.对毛刺敏感的电路 B.消除毛刺的电路 结论：使信号路径长度匹配可以减少毛刺 * 降低开关活动性的设计技术 5、利用无关项和卡诺图简化逻辑并减少门数 * 降低开关活动性的设计技术 6、选择最优的电路实现形式 * 降低开关活动性的设计技术 7、使用锁存器防止毛刺传播 * 降低开关活动性的设计技术 8、操作数隔离 带操作数隔离 不带操作数隔离 * 降低开关活动性的设计技术 9、低电压 EEPROM：1.8V ROM： 1.8V /1.2V RAM： 1.8V/1.2V Logic： 1.8V/1.2V Analog： 5V/1.8V （ dolphin 单元库） 其它低功耗技术： 电源门控 时钟门控 算法级低功耗 版图级低功耗 … 谢谢！ 2009年度NSFC-广东联合基金重点项目 CMOS组合逻辑门的设计——低功耗 * 引言——低功耗逻辑电路设计意义 无源 1mA USB供电 3-10mA 电池供电 5mA待机 电源供电 300W * 知识点回顾：常用的组合逻辑门 与非门 * 知识点回顾：常用的组合逻辑门 或非门 * 逻辑电路功耗构成 反相器功耗： 1.静态功耗：由器件漏电流Ilk引起的功耗，0.18微米工艺以上漏流可以忽略 2.动态功耗由两部分构成 2.1开关功耗：对负载电容充放电产生的功耗，一般来说开关功耗占比例最大 2.2内部功耗：即短路功耗，对内部电容充放电产生的功耗 ：开关频率 * 逻辑电路静态开关频率 静态开关概率 α0?1 = Pout=0 ? Pout=1 = P0 ? (1-P0) 假设输入是独立的并均匀分布，任意N个扇入的静态门 两输入静态NAND门的α0?1 =3/16 * 信号统计特性 一个逻辑门的开关活动性与输入信号统计特性密切相关 令Pa和Pb 为输入A和B分别等于1的概率 α0?1 = P0 ? P1 = (1-(1-Pa)(1-Pb)) (1-Pa)(1-Pb) CL A B B A Pa Pb 0 1 0 1 * 静态逻辑门的功耗 对于基本逻辑门(AND,OR,XOR)推导出0→1的输出翻转概率。 For C: P0?1 = P0 ? P1 = (1-PA) PA