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第 5 章 时钟分配 5.1 概要 MCG 模块主要控制用于产生系统时间的时钟源，时钟发生器将选择好的时钟源分成各 种时钟域，包括系统主机时钟、系统从机时钟以及 flash 存储器时钟。另外，时钟发生器可 以为各个模块产生特定的时钟门，允许单独开关各个模块。 系统主时钟由 MCGOUTCLK 时钟产生。时钟发生器电路提供多种分频因子，使设备的 不同部分产生不同频率的时钟，这样以便做到功耗与性能之间的权衡。 各种模块(例如 USB OTG 控制器)，都有其特定的模块时钟，这些时钟由 MCGPLLCLK 或 MCGFLLCLK 时钟产生。除此之外，有些模块特定时钟的时钟源是可以更换的。SIM 模 块的 SOPT 寄存器可以控制大多数模块的时钟。 5.2 编程模型 时钟源的选择和混合是通过MCG模块来控制和编程的，而系统的时钟分频因子和模块 时钟门是通过SIM模块来编程设置的。详细信息参见具体的寄存器和位描述。 5.3 高级设备时钟框图 系统振荡器模块、MCG 模块和 SIM 模块的寄存器对信号混合，分频因子和时钟门的控 制如下： OSC MCG SIM Muliplexers MCG_Cx MCG_Cx SIM_SOPT1, SIM_SOPT2 Dividers — MCG_Cx SIM_CLKDIVx Clock gates OSC_CR MCG_C1 SIM_SCGCx 图5-1 时钟框图 5.4 时钟定义 下表描述了上面框图的时钟。 时钟名称 说明 核心时钟 MCGOUTCLK 除以 OUTDIV1 为 ARM CortexM4 内核时钟 系统时钟 MCGOUTCLK 除以 OUTDIV1 为交叉开关时钟和主设备总线直接连接到交 叉处。另外, 这时钟用于串口 UART0 和 UART1。 总线时钟 MCGOUTCLK 除以 OUTDIV2 为从机总线和外围设备时钟（不含内存）。 FlexBus 时钟 MCGOUTCLK 除以 OUTDIV3 为外部 FlexBus 接口时钟。 Flash 时钟 MCGOUTCLK 除以 OUTDIV4 为闪存时钟 MCGIRCLK 内部参考时钟决定 MCG 输出的缓慢或快速 MCGFFCLK 慢内部参考时钟的 MCG 输出或者分频的 MCG 外部参考时钟 MCGOUTCLK IRC、 MCGFLLCLK、 MCGPLLCLK 或者 MCG 外部参考时钟控制 MCG 的输出。 外部参考时钟有内核、系统、总线、FlexBus、flash 时钟。它同时是 调试追踪时钟。 MCGFLLCLK FLL 的 MCG 的输出。 MCGFLLCLK 或者 MCGPLLCLK 为某些模块产生 时钟。 MCGPLLCLK PLL 的 MCG 的输出。 MCGFLLCLK 或者 MCGPLLCLK 为某些模块产生 时钟。 MCG 外部参考时钟 MCG 的输入时钟由系统振荡器和 RTC 振荡器决定 OSCCLK 内部振荡器由系统振荡器输出，或者有 EXTAL 直接决定。 OSCERCLK 系统振荡器输出源于 OSCCLK，OSCCLK 可以是某些芯片模块的时钟。 OSC32KCLK 系统振荡器 32kHz 输出 ERCLK32K 可以选择 OSC32KCLK 时钟或者 RTC 时钟的某些模块的时钟源， RTC clock 为 RTC 模块输出的 RTC 震荡输出 LPO PMC 1kHz 输出 5.4.1 设备时钟汇总 表 5-1 是芯片时钟的详细信息。  表 5-1 时钟汇总 时钟名 运行模式时钟频率 VLPR 模式时钟频 率 时钟源 何时时钟无效 MCGOUTCLK 达 100 MHz 达 2 MHz MCG 在所有停止模式 内内核时钟 达 100 MHz 达 2 MHz MCGOUTCLK 时钟 在所有等待和停止模 分频 式 系统时钟 达 100 MHz 达 2 MHz MCGOUTCLK 时 钟 分频 在所有停止模式 总线时钟 达 50 MHz 达 2 MHz MCGOUTCLK 时 钟 分频 在所有停止模式 FlexBus 时钟 (FB_CLK) 达 50 MHz 达 2 MHz MCGOUTCLK 时 钟 分频 在所有停止模式 或者 FlexBus 不使用 Flash 时钟 达 25 MHz 达 1 MHz MCGOUTCLK 时 钟 分频 在所有停止模式 内部参考 30-40 kHz 或者 2 MHz 2 MHz M C G _ C 1 的 (MCGIRCLK) [IRCLKEN]位清除,停 止 模 式 和 MCG MCG_C1[IREFSTEN] 位 清 除 , 或 者 VLPS/LLS/VLLS 模 式 外部参考 达 50 MHz,30-40