第6章组合逻辑设计实践888-公开课件（讲义）.pptVIP

1,2,3 例题2、实现逻辑函数：F=∑A,B,C,D(0,7,8,11) 6.4.4 3-8译码器74x138 74x138是商用MSI 3-8译码器，输出为低电平有效。欲使选择的输出有效，必须令所有的使能信号（G1、G2A_L、G2B_L）有效。 6.4.4 3-8译码器74x138（续） 根据真值表也可以写出功能表达式。 根据功能要求，很容易写出功能表达式，如Y5=G1?G2A?G2B?C?B?A。 根据真值表，可以写出输入信号与输出信号之间的关系式，如 Y5_L=G1?G2A_L?G2B_L?C?B?A ? Y5_L=(G1?G2A_L?G2B_L?C?B?A) 例题1：运用“圈到圈”逻辑设计思想，采用译码器74X138和门电路实现以下逻辑函数：F=∑A,B,C(0,2,4,5) C B A 如实现逻辑函数：F=∑A,B,C,D(0,7,8,11） 6.4.5 级联二进制译码器 对4位二进制编码进行译码： 使用一个4-16译码器； 使用两个3-8译码器。 当N3等于0时，使能上面的译码器U1，译码电路对0000-0111共8个输入组合进行译码。 当N3等于1时，使能下面的译码器U2，译码电路对1000-1111共8个输入组合进行译码。 D C B A F 将32个输入码字分为4组，每组8个码字，它们是00000-00111，01000-01111，10000-10111，11000-11111。 一个5-32译码器 第1组 第2组 第3组 用N4和N3通过1个2-4译码器进行译码后，控制每一组的工作。N2N1N0接每一组。 6.4.8 七段译码器 输入为4位BCD码，输出为7位“七段码”。 6.5 编码器 编码器（encoder）也是一种多输入、多输出电路，它将输入编码转换为输出编码，输入码字到输出码字之间存在一对一的映射关系，但输入码字长度比输出码字长度要长。 Y0＝I1＋I3＋I5＋I7，Y1＝I2＋I3＋I6＋I7，Y2＝I4＋I5＋I6＋I7 如果有多个输入有效，情况会怎样？ 6.5.1 优先编码器 当多个请求有效时，编码器产生最高优先级的请求的编号，这样的器件称做优先编码器（priority encoder）。 I7?I7， I6?I6·I7 I5?I5·I6·I7， I4?I4·I5·I6·I7 I3?I3·I4·I5·I6·I7， I2?I2·I3·I4·I5·I6·I7， I1? I1·I2·I3·I4·I5·I6·I7 IDLE＝I0·I1·I2·I3·I4·I5·I6·I7 6.5.2 优先级编码器74x148 使能输入EI_L，当其有效时允许编码，否则禁止编码。 当电路被使能，且一个或多个输入请求有效时，GS_L输出有效。可用于级联。 当电路被使能，但没有输入请求有效时，EO_L输出有效。可用于级联。 REQ31_L优先级最高，REQ0_L最低； 通过EO_L控制较低优先级的译码器,保证U1U2U3U4. 74x148（续） RA4-RA0和RGS为高电平有效,与74x148相应信号的极性相反; REQ31_L…REQ24_L:11111-11000 REQ23_L…REQ16_L:10111-10000 REQ15_L…REQ8_L: 01111-01000 REQ7_L…REQ0_L: 00111-00000 由74x148的GS_L生成组的编码，由A2A1A0生成组内编码. 6.6 三态器件 6.6 三态器件（续） 总线收发器（bus transceiver）包含三态缓冲器对，每对引脚之间以相反方向连接，所以数据可以双向传输。 总线收发器74x245 当G_L有效时，若DIR=1，则数据从A到B；若DIR＝0，则数据从B到A。 DIR=1 DIR=0 6.7 多路复用器 多路复用器（multiplexer）将n个数据源中的一个连接到输出端。 有s个输入用于选择n个数据源，所以s＝?log2n?。 6.7 多路复用器（续） 74x151的真值表 6.7 多路复用器（续） 32输入1位多路复用器 需采用四片74X151实现; 由于要实现32输入1位多 路复用器,故需5位选择输 入信号. 00000-00111:X0…X7→XOUT; 01000-01111:X8…X15→XOUT; 10000-10111:X16…X23→XOUT; 11000-11111:X24…X31→XOUT; 6.8 异或门和奇偶校验电路 异或门 6.8 异或门和奇偶校验电路（续） ? “异或非”和“异或”运算的性质: 2. 和 为对偶符号: