常用数据类型.pptxVIP

FPGA/CPLD应用技术;; 任何程序代码运行处理的对象就是数据。 用硬件描述语言设计的电路模块程序所处理的数据就是实际电路中的物理连线、存储单元中的逻辑值。这些逻辑值存储在变量中，逻辑信号在连线上的传送方式用变量的数据类型来说明。 Verilog HDL中最常用的数据类型有三种，连线wire型、寄存器reg型、寄存器memory型。;module vote(a,b,c,f); input a,b,c; output f ; wire ab,bc,ac,f; and2 U1 (ab,a,b); and2 U2 (bc,b,c); And2 U3 (ac,a,c); or3 U4(f,ab,bc,ac); endmodule; 定义一根单信号连线为wire型变量的格式如下： wire 信号名1,信号名2,……; 在实际电路系统中，经常会遇到总线，比如地址总线、数据总线等，它们具有多位数据线。用Verilog来描述n位总线信号为wire型变量的格式如下： wire[n-1:0] 信号名1,信号名2,……; 例如： wire[7:0] data; //说明一个8位数据总线data为wire型 wire[31:0] adder; //说明一个32位地址总线adder为wire型 。; reg类型定义的是一种能暂存数据的变量。reg型变量即可以表示组合逻辑电路中的连接线，也可以在时序电路中对应具有状态保持作用的电路元件，如触发器、寄存器等。; 定义一个reg型信号变量的格式与定义wire型变量的格式类似，如下所示： reg 信号名1,信号名2,……; reg[n-1:0] 信号名1,信号名2,……; 例如： reg q; //说明信号1,信号2,…为1位reg型 reg[7:0] a,b; //说明信号1,信号2,…为n位reg型 ; memory型可以看做reg型变量的数组，是二维的reg，可以用来描述RAM型或ROM型的存储器。定义存储器的格式如下： reg[n-1:0] 存储器名[m-1:0]; 这里n代表每个存储单元的大小，即该存储单元是一个n位的寄存器。而m为地址空间范围，定义了该存储器中有m个这样的寄存器（m个n位寄存器）。例如： reg[7:0] memory1[255:0]; 定义了一个存储器，该存储器有256个8位的寄存器，名字叫memory1。该存储器的地址范围是0-255。 ;谢谢！