fpga应用技术及实践（第2版）（十二五国规教材）教学课件作者刘睿强情境六.pptVIP

第6章 时序逻辑电路设计 6.1 用VHDL描述时钟信号的方法 6.2 用VHDL描述复位信号的方法 6.3 RS触发器 6.4 D触发器 6.5 T触发器 6.6 JK触发器 6.7 计数器 第6章 时序逻辑电路设计 6.8 基本数码寄存器 6.9 串入/串出移位寄存器 6.10 同步预置数串行输出移位寄存器 6.11 循环移位寄存器 6.12 6位双向移位寄存器 6.13 状态机 6.1 用VHDL描述时钟信号的方法 在时序逻辑电路中，使输出信号发生变化的推动因素就是时钟信号，所以在时序逻辑电路中，时钟信号显得尤为重要，因此在用VHDL描述时序逻辑电路时，必须要对时钟信号进行描述。 6.2 用VHDL描述复位信号的方法 在时序逻辑电路中，初始状态应由复位信号来设置，根据复位信号对电路复位的操作不同，可分为同步复位和异步复位。 6.3 RS触发器 6.3 RS触发器 说明：q和qb定义为buffer类型，而非out类型。如果定义为out类型，就不能直接反馈到另一边的输入端；而定义为buffer型端口的信号可再次返回到设计实体本身结构体内作为另一边的输入信号使用。 6.3 RS触发器 6.4 D触发器 6.4 D触发器 6.4 D触发器 说明：程序用if语句描述D触发器，如果复位信号reset=‘1’，置位信号set=‘0’，则触发器被清0；如果reset=‘0’，置位信号se