电工电子技术教学课件作者谢国民12.pptVIP

图１２-２２　用７４LS１６１构成的其他进制计数器 返回 * １２.３　时序逻辑电路的分析方法 与二进制加法计数器比较(比较表１２-８与表１２-７),来第十个脉冲不是由“１００１”变成“１０１０”,而是恢复“００００”,即要求第二位触发器F１ 不得翻转,保持“０”态,第四位触发器F３ 应翻转为“０”.如果十进制加法计数器仍由四个主从型JK 触发器组成,J、K 端的逻辑关系式应作如下修改: (１)第一位触发器F０,每来一个计数脉冲就翻转一次,故J０＝１,K０＝１; (２)第二位触发器F１,在Q０＝１时,再来一个脉冲翻转,而在Q３＝１时不得翻转,故J１＝Q０ Q３,K１＝Q０; (３)第三位触发器F２,在Q１＝Q２＝１时,再来一个脉冲翻转,故J２＝Q１Q０,K２＝Q１Q０; 上一页 下一页 返回 １２.３　时序逻辑电路的分析方法 (４)第四位触发器F３,在Q２＝Q１＝Q０＝１时,再来一个脉冲翻转,并来第十个脉冲时应由“１”翻转为“０”,故J３＝Q２Q１Q０,K３＝Q０. 由上述逻辑关系式可得出图１２-１８所示的四位同步十进制加法计数器的逻辑图. 比较图１２-１８和图１２-１７中各位触发器J、K端的连接方式,只是触发器F１ 的J端和触发器F３ 的K端不同. 图１２-１９是十进制加法计数器的工作波形图. ３.集成计数器及其应用 计数器在控制、分频、测量等电路中应用非常广泛,所以具有计数功