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一文看懂DDR 布线在PCB 设计的重要 DDR 布线在PCB 设计中占有举足轻重的地位. PCB 设计成功的关键就是要保证系统有充足的时序裕量。要保证系统的时序，线长匹配又是 一个重要的环节。我们来回顾一下，DDR 布线，线长匹配的基本原则是：地址，控制/命令 信号与时钟做等长。数据信号与 DQS 做等长。为啥要做等长？大家会说是要让同组信号同 时到达接收端，好让接收芯片能够同时处理这些信号。那么，时钟信号和地址同时到达接收 端，波形的对应关系是什么样的呢？我们通过仿真来看一下具体波形。 建立如下通道，分别模拟DDR3 的地址信号与时钟信号。 图1 地址/ 时钟仿真示意图 为方便计算，我们假设 DDR 的时钟频率为 500MHz，这样对应的地址信号的速率就应该是 500Mbps，这里大家应该明白，虽然DDR 是双倍速率，但对于地址/控制信号来说，依然是 单倍速率的。下面来看看波形，在地址与时钟完全等长的情况下，地址与数据端的接收波形 如下图2，红色代表地址信号，绿色代表时钟信号。 图2 时钟信号与地址信号波形 上面的波形我们似乎看不出时钟与地址之间的时序关系是什么样的，我们把它放在一个眼图 中，时序关系就很明确了。