项目64_项目实施.pptVIP

《EDA技术应用》项目课件 项目六 数字时钟的原理图VHDL混合设计( 四) 项目实施 四、项目实施 微机一台（Windows XP系统、安装好Quartus Ⅱ5.0等相关软件） EDA学习开发板一块 USB电源线一条 ISP下载线一条。 硬件平台准备 四、项目实施——1. QuartusⅡ VHDL设计输入法 (1) 创建工程 在D:\altera\Quartus50\ example\clock下建立项目clock，选择EPM240T100C5作为目标器件 建立并编辑seccount.vhd、mincount.vhd、count24.vhd、scanselect.vhd、seg7.vhd五个文件。其中seg7.vhd在项目三的项目中已经设计成功，可以直接添加到工程中。 （2）建立编辑VHDL设计文件 四、项目实施——1. QuartusⅡ VHDL设计输入法 (3) 各子模块单独编译、仿真 秒模块的仿真结果 分模块的仿真结果 四、项目实施——1. QuartusⅡ VHDL设计输入法 扫描模块的仿真结果 时模块的仿真结果 四、项目实施——1. QuartusⅡ VHDL设计输入法 (4) 建立编辑顶层原理图设计文件 右键点击seccount.vhd，在弹出的菜单中选择Create Symbol Files for current File，创