第3章 在系统编程技术（ISP）.ppt

3．在系统编程技术（ISP） 逻辑设计（Top – to – Down） 任务：功能描述——电路原理图、功能描述语言 控制器设计——逻辑方程、真值表、状态图 3．1．isp原理 1、逐行编程 编程状态机 3．2．编程方式 1、计算机并口 ISP器件（接插件RJ45） 5个信号线 七芯电缆 地线 目标板电源检测线 ispEN 对器件分别使能 ispEN ? MUX——输入信号/编程信号 3.3 ispGDS In-System Programmable Generic Digital Switch 重构电路互连关系的开关器件 二、 ispGDS I/O单元的结构 三、 编程控制信号 四、 ispGDS 使用 例： 4．ispLSI编程 一、输入设计文件 网表文件 综合器 二、JEDEC文件 烧录芯片 适配器 4．1．isp器件设计步骤 一、设计准备 I/O口定义：资源是否够用 逻辑资源：GLB 查阅宏单元库（门、触发器、计数器、MUX等，约200种） 方程实现部分的估算 资源利用率：（取50%） 4．1．isp器件设计步骤 四、布局布线 软件自动完成 布线报告 GLB和IOC使用情况 GLB的平均输入输出、扇出、复用信号 图4-2 边界扫描数据移位方式 4.2 JTAG边界扫描测试 图3-43 JTAG BST 系统内部结构 图3-44 JTAG BST系统与与FLEX器件关联结构图 图3-45 JTAG BST选择命令模式时序 TAP控制器的命令模式有： SAMPLE／PRELOAD指令模式 EXTEST指令模式 BYPASS指令模式 IDCODE指令模式 USERCODE指令模式 管芯尺寸比较 Altera EPF10K100A 相对管芯尺寸： 1.0 0.35 μ工艺 4,992个逻辑单元(LE) 12 个EAB Xilinx XC4062XL 相对管芯尺寸： 1.91 0.35 μ工艺 相当于4,608个逻辑单元(LE)* 没有EAB Altera EPF10K100E 相对管芯尺寸： 0.6 0.25 μ工艺 4,992个逻辑单元(LE) 12 个EAB * 1个 CLB 相当于 2 两个LE 工艺改进促使供电电压降低 5.0 V 3.3 V 2.5 V 1.8 V 崩溃电压 供电电压 FPGA/CPLD多电压兼容系统 内核电压 3.3V、 2.5V或 1.8V 接受 2.5V、3.3V 或者 5.0V 输入 输出电位 标准 Vccio 资料来源：美国Altera公司 5.0 V 3.3 V 2.5 V 1.8 V 初始设计百分比 FPGA/CPLD不同芯核电压器件流行趋势 3.7.2 使用PC并行口配置FPGA 图3-49 FLEX10K PS模式配置时序 图3-50 多FPGA芯片配置电路 FLEX、ACEX、APEX等系列 FPGA器件配置连线图 注意： 1、不要忘了将多片配 置 控制信号nCE 引 脚接地！ 2、作为PS配置模式， 不要忘了将配置模式 控制信号脚MSEL1和 MSEL0都接地！ FLEX、ACEX、APEX系列FPGA 配置电路 FPGA Passive Serial Configuration 被动串行配置模式 10针标准 配置/下载接口 通过配置电路后 与PC机的并行 接口相接 对FPGA配置 主系统通用 10针标准 配置/下载接口 目标板10针标准 配置接口 PIN1 OTP配置器件插座 图3-51 FPGA使用EPC配置器件的配置时序 3.7.3 用专用配置器件配置FPGA 图3-52 FPGA的配置电路原理图 OTP配置器件： EPC1441、EPC1、EPC1213等 FPGA配置器件 FPGA的OTP配置器件 使用方法