电子技术基础数字部分第六版康华光第章逻辑门电路共节.ppt

宽总线是指将多个相同的单元电路封装在一起，以减少体积、改善电路性能，满足计算机、信息传输等设备的总线传输需求。 2.宽总线电路 使能 输入A 输出Y L H L L L H H × 高阻 74AUC16240内部有16个三态输出缓冲器，分成4组，如图(下一页)。使用时，可连成16位、两组8位或其他形式。 74AUC16240功能表 2.宽总线电路 74AUC16240 3.9 用VerilogHDL描述CMOS门电路 用VerilogHDL对MOS管构成的电路建模，称为开关级建模，是最底层的描述。 用关键词nmos、pmos定义NMOS、PMOS管模型。rnmos、rpmos定义输入与输出端存在电阻的NMOS、PMOS管模型。 关键词supply1、supply0分别定义了电源线和地线。 3.9.1 CMOS门电路的Verilog建模 1、设计举例 module NAND2 (L,A,B); //IEEE 1364—1995 Syntax input A,B; //输入端口声明 output L; //输出端口声明 supply1 Vdd; supply0 GND; wire W1; //将两个NMOS管之间的连接点定义为W1 pmos (L,Vdd,A); //PMOS管的源极与Vdd相连 pmos (L,Vdd,B); //两个PMOS管并行连接 nmos (L,W1, A); //两NMOS管串行连接 nmos (W1,GND, B); //NMOS管的源极与地相连 endmodule 试用Verilog语言的开关级 建模描述CMOS与非门。 说明 部分 电路 描述 用关键词cmos定义传输门模型。 cmos C1(输出信号, 输入信号, TN管控制信号, TP管控制信号); 3.9.2 CMOS传输门电路的Verilog建模 module mymux2to1 (A, B, L); //IEEE 1364—1995 Syntax input A, B; //输入端口声明 output L; //输出端口声明 wire Anot, Bnot; //声明模块内部的连接线 inverter V1(Anot, A); //调用底层模块inverter，见下一页 inverter V2(Bnot, B); cmos (L, Anot, B, Bnot); //调用内部开关元件 cmos (L, A, Bnot, B); //(output,input,ncontrol,pcontrol) endmodule 例：用Verilog语言的开关级 建模描述下列异或门。 //CMOS反相器 module inverter (Vo,Vi); //IEEE 1364—1995 Syntax input Vi; //输入端口声明 output Vo; //输出端口声明 supply1 Vdd; supply0 GND; pmos (Vo,Vdd,Vi); //实例化，调用内部开关元件 nmos (Vo,GND,Vi); //(漏极,源极,控制栅极) endmodule * * * * * * 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 * 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 * * 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 * 等效电路由三个基本元件构成 * 等效电路由三个基本元件构成 * 放大电路存在电抗元件，如电容、电感。因此输入信号的频率不同，电路的输出响应也不同。 CL的充、放电过程均需经历一定 的时间，必然会增加输出电压?O波 形的上升时间和下降时间，导致基 本的BJT反相器的开关速度不高。 2. BJT的开关时间 若带电容负载 故需设计有较快开关速度的实用型TTL门电路。 输出级 T3、D、T4和Rc4构成推拉式的输出级。用于提高开关速度和带负载能力。 中间级T2和电阻Rc2、Re2组成，从T2的集电结和发射极同时输出两个相位相反的信号，作为T3和T4输出级的驱动信号； R b1 4k W R c 2 1.6k W R c 4 130 W T 4 D T 2 T 1 + – v I T 3 +