FPGA秒表实验报告.docVIP

PAGE PAGE 1 课程设计报告 专业班级 课 程 题 目 秒表的设计 学 号 姓 名 同 组 人 成 绩 2013年5月 一、设计目的 1.进一步熟悉七段码译码器的硬件接口。 2.掌握用扫描方法驱动多个数码管硬件接口。 3.掌握秒表VHDL的编程方法 。 二、系统总体设计 (1).设计要求： 1.秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便于和显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。 2.整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。 3.秒表的逻辑结构较简单，它主要由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲。 （2）.实验原理： 秒表