实验三 VHDL的设计输入及时钟频率仿真和测试.pptVIP

实验三 VHDL设计输入及时钟频率仿真和测试 一、实验内容 1、VHDL设计输入的方法学习。 2、利用语言模板进行VHDL设计输入。 3、如何运用控制子窗口的提示更改语法错误。 综合技术的应用学习。 4、时序仿真时周期的测量方法 二、用VHDL设计一个六分频器 1、新建一个(Project Name)名为TEST_3项目，在图3－1对话框中，左栏选VHDL Module，File栏中输入FPQ3，点击下一步。 2、在图3－2对话框中第一栏输入端口名。第二栏中通过下拉菜单输入端口方向。第三栏和第四栏为需输入的端口总线最高位（MSB）和最低位（LSB），通过点击空格，弹出的上下箭头输入需要值，信号量（std_logic、bit）不用输入。 3、完成后在右面的MDI子窗口自动生成VHDL语言描述的库、实体以及结构体框架（如图3－3），在结构体中输入设计内容，就完成了该电路的VHDL设计。 4、在VHDL编译窗口中关键字为蓝色（如 end ; port 等），数据类型为粉红色，注释为绿色。库名、实体名、端口名、结构体名、均为黑色。这样有助于发现输入错误。 5、生成VHDL模块 结构体内输入完毕后进行保存。在Processes子窗口中，双击（Design Entry Utilities 下级）Create Schematic Symbol，运行后在Cre