EDA技术_组合逻辑电路设计_Verilog.pptxVIP

数字电路 组合电路 与非门等 时序电路 D触发器;;3.3 Verilog 过程及译码电路;3.3 常用过程语句 if else;3.3 过程语句case;3.3 过程语句while;3.3 过程中的阻塞赋值与 非阻塞赋值 ;3.3 对比;3.3译码器电路;3-8译码器电路;重温设计过程;能不能自己实现3-8译码器电路？;1、建立工程 2、使用Verilog语言设计 module 3_8yimaqi (data_in,data_out); input[2:0] data_in; output[7:0] data_out; reg [7:0] data_out; always@(data_in) begin; case(data_in) 3‘b000:data_out=8’b0000_0001; 3‘b001:data_out=8b0000_0010; 3b010:data_out=8b0000_0100; 3b011:data_out=8b0000_1000; 3b100:data_out=8b0001_0000; 3b101:data_out=8b0010_0000; 3b110:data_out=8b0100_0000; 3b111:data_out=8b1000_0000;  endcase