第2章--TMS320C54x数字信号处理器硬件结构2.ppt

第2章 TMS320C54x数字信号处理器硬件结构 2.1 TMS320C54x的特点和硬件组成框图 2.2中央处理单元（CPU） 2.3 TMS320C54x的总线结构 2.4 TMS320C54x的存储器分配 2.5 TMS320C54x片内外设简介 2.6 硬件复位操作 2.7 TMS320VC5402引脚及说明 2.1 TMS320C54x的特点和硬件组成框图 TMS320C54x的主要特性如下所示： CPU 先进的多总线结构。 40位算术逻辑运算单元（ALU）。 17位×17位并行乘法器与40位专用加法器相连。 比较、选择、存储单元（CSSU）。 指数编码器可以在单个周期内计算40位累加器中数值的指数。 双地址生成器包括8个辅助寄存器和两个辅助寄存器算术运算单元（ARAU）。 2.2 中央处理单元（CPU） CPU的基本组成如下： CPU状态和控制寄存器 40位算术逻辑单元（ALU） 40位累加器A和B 桶形移位寄存器 乘法器/加法器单元 比较、选择和存储单元（CSSU） 指数编码器 1．算术逻辑单元（ALU）和累加器 TMS320C54x使用40位算术逻辑单元（ALU）和两个40位累加器（ACCA和ACCB）来完成算术运算和逻辑运算，且大多数都是单周期指令。ALU功能框图如图2-4所示。 2．桶形移位寄存器 如图2-5所示为桶形移位寄存器的功能框图。桶形移位寄存器的输入可以为：①从DB获得的16位操作数；②从DB和CB获得的32位操作数；③从累加器A或B获得的40位操作数。桶形移位寄存器的输出连到ALU或经过MSW/LSW（最高有效字/最低有效字）写选择单元至EB总线。 3．乘法器/加法器单元 C54x CPU有一个1717位的硬件乘法器，与40位的专用加法器相连，可以在单周期内完成一次乘法累加运算。其功能框图如图2-6所示。乘法器的输出经小数/整数乘法（FRCT）输入控制后加到加法器的一个输入端，加法器的另一个输入端来自累加器A或B。 加法器还包括零检测器、舍入器（二进制补码）及溢出/饱和逻辑电路。 4．比较、选择和存储单元（CSSU） 比较、选择和存储单元（CSSU）是专门为Viterbi算法设计的加法/比较/选择（ACS）操作的硬件单元，其功能框图如图2-7所示。 CSSU支持均衡器和信道译码器所用的各种Viterbi算法。Viterbi算法示意图如图2-8所示。 5．指数编码器 指数编码器用于支持单周期指令EXP的专用硬件。在EXP指令中，累加器中的指数值能以二进制补码的形式（-8~31）存储在T寄存器中。指数值定义为前面的冗余位数减8的差值，即累加器中为消除非有效符号位所需移动的位数。当累加器中的值超过32位时，指数为负值。 6．CPU状态和控制寄存器 TMS320C54x有三个状态和控制寄存器，分别为状态寄存器ST0、状态寄存器ST1和处理器方式状态寄存器PMST。ST0和ST1包括各种工作条件和工作方式的状态，PMST包括存储器配置状态和控制信息。 状态寄存器ST0的位结构如图2-9所示，表2-2所示是ST0的说明。 2.3 TMS320C54x的总线结构 TMS320C54x DSP采用先进的哈佛结构并具有八组总线，其独立的程序总线和数据总线允许同时读取指令和操作数，实现高度的并行操作。 采用各自分开的数据总线分别用于读数据和写数据，允许CPU在同一个机器周期内进行两次读操作数和一次写操作数。独立的程序总线和数据总线允许CPU同时访问程序指令和数据。 2.4 TMS320C54x的存储器分配 2.4.1 存储器空间 2.4.2 程序存储器 2.4.3 数据存储器 2.4.4 I/O存储器 2.4.1 存储器空间 TMS320C54x存储器由3个独立的可选择空间组成：程序空间、数据空间和I/O空间。 程序存储器空间包括程序指令和程序中所需的常数表格；数据存储器空间用于存储需要程序处理的数据或程序处理后的结果；I/O空间用于与外部存储器映象的外设接口，也可以用于扩展外部数据存储空间。 存储器 64 K字程序存储器、64 K字数据存储器以及64 K字I/O空间。在C548、C549、C5402、C5410和C5420中程序存储器可以扩展。 2.4.2 程序存储器 通过MP/和OVLY位的设置，可以实现对片内存储器（ROM、RAM）的配置，即哪些片内存储器映象在程序存储器空间。 器件复位时，复位、中断和陷阱中断的向量映象在地址FF80H开始的程序存储器空间。然而，复位后这些向量可以被重新映象在程序存储器空间任何128字页的开始。这样，可以把向量表移出引导ROM，并重新配置其地址。 2.4.3 数据存储器 通过对处理器方式状态寄存器PMST的DROM位的设置，