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* (3)传输门的作用Ex1.两输入多路开关 GND VDD A B S S S S * Ex2.传输门 XOR A B F B A B B M1 M2 M3/M4 * 动态逻辑 * 动态逻辑 * In1 In2 PDN In3 Me Mp Clk Clk Out CL Out Clk Clk A B C Mp Me Two phase operation 预充电 Precharge (Clk = 0) 求值 Evaluate (Clk = 1) on off 1 off on ((AB)+C) 1 动态门基本原理 * * * 5 动态门的设计动态设计问题 1: 电荷泄漏 * 动态设计问题 2: 电荷分享 * 解决电荷分享的方法 Clk Clk Me Mp A B Out Mkp Clk * 动态设计问题 3: 电容耦合 CL1 Clk Clk B=0 A=0 Out1 Mp Me Out2 CL2 In 动态 NAND 静态 NAND =1 =0 M3 M5 M6 M4 M1 M2 * 动态设计问题 4: 时钟馈通 Clk Clk In1 In2 In3 In4 Out In Clk Out 时间, ns 电压 时钟馈通 时钟馈通 * 串联动态门 Clk Clk Out1 In Mp Me Mp Me Clk Clk Out2 V t Clk In Out1 Out2 ?V VTn * 多米诺逻辑 In1 In2 PDN In3 Me Mp Clk Clk Out1 In4 PDN In5 Me Mp Clk Clk Out2 Mkp 1 ? 1 1 ? 0 0 ? 0 0 ? 1 * 多米诺逻辑的特征 数字集成电路 -电路、系统与设计 第7章时序逻辑电路设计 * 时序逻辑——有限状态机（FSM） * * * * 输入数据对延时的影响 * 晶体管尺寸 CL B Rn A Rp B Rp A Rn Cint B Rp A Rp A Rn B Rn CL Cint 2 2 2 2 1 1 4 4 * 复杂CMOS晶体管尺寸确定 OUT = D + A ? (B + C) D A B C D A B C 1 2 2 2 4 4 8 8 6 3 6 6 * 传播延时和扇入/扇出的关系 * 6.3 高速复杂门: * 高速复杂门:设计技术 2 * 高速复杂门:设计技术 3 重组逻辑结构 F = ABCDEFGH * 高速复杂门:设计技术 4 插入缓冲器将扇入与扇出隔离 CL CL * 高速复杂门:设计技术 5 * 6.4 * * * * * * * 有比逻辑 * 有比逻辑 * 有效负载 * 伪NMOS *58227`0 伪NMOS * * * * 传输管逻辑 * AND 门 * 单一NMOS 逻辑 0 0.5 1 1.5 2 0.0 1.0 2.0 3.0 时间 [ns] V o l t a g e [V] x Out In * 差分传输管逻辑 * 传输管的串联 ? 前一级的输出接后一级的栅端 ? 前一级的输出接后一级的源或漏端 √ × * 稳定有效的传输管设计1.电平恢复器 M 2 M 1 M n M r Out A B V DD V DD 电平恢复器 X * 2.零阈值输出管 * 3.传输门 传输门电阻 (1) MOS管栅电容（栅沟道电容+栅覆盖电容） * (2) MOS管扩散电容 * 寄生电阻 * * 数字集成电路 -电路、系统与设计 第4章 导线 * 互连寄生效应的影响 Interconnect parasitics Increase propagation delay affect performance and power consumption reduce reliability Classes of parasitics Capacitive Resistive Inductive * 互连电容 * 互连线的电容: 平行板模型 +边缘场电容 * 互连电阻 * 互连模型: RC集总模型 * Elmore 延时RC 链 * 导线模型 数字集成电路 -电路、系统与设计 第5章 CMOS反相器 * CMOS 反相器 First-Order DC 分析 瞬态/动态特性 * 反相器增益 * 影响传输特性的因素 * 直观综述：CMOS电路的特点 噪声容限大 逻辑电平与器件的相对尺寸无关（无比逻辑） 稳态时，输出具有有限电阻 输入电阻极高 静态功耗小 * 带负载的反相器 延时公式 * 反相器链的应用 * 最优级比（等效扇出）与最优级数 * CMOS的功耗来源 动态功耗 电容充放电引起的功耗 短路功