第6章Verilog设计进阶.pptVIP

顺序执行的例子 顺序执行模块1 module serial1(q,a,clk); output q,a; input clk; reg q,a; always @(posedge clk) begin q=~q; a=~q; end endmodule 顺序执行模块2 module serial2(q,a,clk); output q,a; input clk; reg q,a; always@(posedge clk) begin a=~q; q=~q; end endmodule 这里要注意，主要讲的是阻塞型赋值时，调换赋值顺序，结果可能改变。原则如下： 1）如果在几条阻塞赋值语句中，没有任何变量既做输入又做输出，则可以随意调换位置； 2）否则，不能随意调换位置。 顺序执行 顺序执行模块1仿真波形图 顺序执行模块2仿真波形图 顺序执行模块1综合结果 顺序执行模块2综合结果 课堂作业 试编写求补码的Verilog程序，输入是带符号的8位二进制（原码表示）。 6.4 条件语句 2） 用法 a) “表达式”中一般为逻辑表达式或关系表达式； 逻辑表达式：ab； 关系表达式 ：a==b; b）“表达式”逻辑判断