数字逻辑单元设计时序逻辑电路设计.ppt

● 数字逻辑单元设计 RAM设计 　 RAM和ROM的区别，在于RAM有读写两种操作，而ROM只有读操作。另外，RAM对读写的时序也有着严格的要求。 　【例4-31】一个单端口RAM的VHDL的描述 EN为RAM使能信号， 　 WE为RAM写信号， 　 DI为RAM数据输入信号， 　 ADDR为RAM地址信号， 　 CLK为RAM时钟信号， 　 DO为RAM数据输出信号。 第四章 ● 数字逻辑单元设计 RAM设计 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity rams_01 is port (clk : in std_logic; we : in std_logic; en : in std_logic; addr : in std_logic_vector(5 downto 0); di : in std_logic_vector(15 downto 0); do : out std_logic_vector(15 downto 0)); end rams_01; architecture syn