JTAG电路设计规范(V1.0).PDFVIP

JTAG 电路设计规范(V1.0) 深圳市金鹏飞科技发展有限公司 第 1 页 共 1 页 前 言 本技术设计规范根据国家标准和原邮电部标准以及国际标准 IEEE STD 1149.1 系列标准编制而成。 第 2 页 共 2 页 1、目的 目前，使用的芯片中越来越多的 CPU、EPLD、FPGA、DSP 以及一些专用芯片（如 ATM 层 专用芯片）等提供符合 IEEE 1149.1的 JTAG测试口，但很多设计人员不了解 JTAG，对 JTAG 口的处理较为随意。JTAG 电路的设计没有引起设计人员足够的重视，是较易被忽视的一个 环节，这种忽视给产品埋下了不稳定的隐患，甚至导致了严重的问题（参见附录：JTAG 使 用案例），极大地影响了产品的稳定和竞争力的提高。 本规范基于统一设计人员对JTAG电路的认识，尽可能统一公司产品中JTAG的电路设计， 提高产品的可靠性、稳定性，增强核心设计的竞争力。 2、范围 本规范适用于产品中所有具有符合IEEE Std 1149.1规范设计的JTAG器件的应用设计， 可用于指导JTAG的应用设计、开发、中试、生产。 3、定义 JTAG：Joint Test Action Group，联合测试行动组合； TAP：Test Access Port，测试存取通道； TCK：Test ClocK input ，测试时钟输入； TMS：Test Mode Select input，测试模式输入，在 TCK的上升沿取样，具有内部上拉； TDI：Test Data Input，测试数据输入，在 TCK 的上升沿取样，具有内部上拉； TDO：Test Data Output，测试数据输出，三态，TCK 下降沿时改变并被驱动输出； TRST：Test ReSeT input，异步复位TAP控制器为Test-Logic-Reset状态，具有内部上 拉，低有效，不能用于初始化芯片内系统逻辑。 4、JTAG功能介绍 符合IEEE STD 1149.1 的JTAG测试口，是芯片制造商为开发者预留的在线仿真口，同时 也是边缘扫描测试技术的一种应用。 边缘扫描测试的基本思想是在靠近器件的每一个输入/输出（I/O）管脚处增加一个移位 寄存器单元和锁存器单元，在测试期间，这些寄存器单元用于控制输入管脚的状态，并读出 输出管脚的状态，利用这种思想进行测试。在正常工作期间，这些附加的移位寄存器单元不 影响电路的工作。JTAG内部结构图如图1（黄色的是移位寄存器,天蓝的是锁存寄存器）： 图1 JTAG内部结构图 第 3 页 共 3 页 IEEE 1149.1标准将边缘扫描测试的硬件单元分成四类：测试存取通道（TAP ）、TAP控 制器、指令寄存器（IR）、测试数据寄存器（TDR）。其中测试存取通道即是能完成边缘扫 描测试的五个专用引出管脚（一般只有四个）即：测试时钟输入线（TCK）、测试方式选择 输入线 （TMS）、测试数据输入线（TDI）、测试数据输出线（TDO）、测试复位输入线（/TRST）， 其中/TRST是可选的，利用这五个管脚就能完成互连及功能测试。需要注意的是，我们现在 采用的某些芯片，JTAG引脚并没有完全按照IEEE Std 1149.1设计，如TI公司的DSP：TMS320 C6000的JTAG引脚还多了EMU0和EMU1脚。 另外部分边界扫描器件还有边界扫描功能使能端， 如PEB20320的65脚(TEST)，AMD的ELANSC400的Y11(BNDSCNEN)，该管脚为高时，方可使能边 界扫描功能，设计时应通过电阻(1K)下拉，并要设计预留测试点。对于此类芯片，在使用时 一定要认真阅读手册。 JTAG测试口主要有以下几个功能： 测试装配在印制板或者其他板面上的集成电路之间的互连性； 测试集成电路自身功能； 器件正常工作时观测或修改管脚的状态； 5、JTAG引脚接法规定 因JTAG测试口在集成电路正常工作时不但观测而且可以修改管脚的状态，所以如果我们 对JTA