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SoC Encounter Design FlowSMIC 65nm process 2011-10-24 主要内容 1.Initial_design Design_import: 需要输入的内容包括： Verilog files： 芯片设计的顶层单元网表 Top cell name： 填写顶层单元名称 Timing library： 包括Max,Min工艺库延迟信息 LEF files： 所有单元的物理库信息文件 Timing constraint file： 时序分析约束文件（SDC） IO Assignment file： IO单元位置信息文件 IPO/CTS cell name/footprint： 时序分析/时钟优化所用单元名称 Power/Ground name： 电源/地名称（包括全局和局部） RC Extraction： RC提取所用包含寄生参数文件 SI Analysis： 信号完整性分析所用cdb文件 1.Initial_design Design_import: 第一次设计时，需要详细填写上述文件，填写完成以后，可以保存(save)为.conf文件，以备下次调用。设计中也可以调用(load)现成的配置文件(.conf)。如： 命令: loadConfig $con