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数字集成电路 电路、系统与设计 （第二版） 第一章 引论 数字设计的质量评价 IC成本（固定、可变） 功能性和稳定性 电压传输特性图1.11、噪声容限图1.12、图1.13（NMH=VIL-VOL、NMH=VOH-VIH）、 再生性图1.14、扇入/扇出图1.16 性能（传播时间、上升时间、下降时间，图1.19） 功耗（能量/功耗） 第二章 制造工艺（了解） 光刻（光刻过程，图2.4） 简化的CMOS工艺流程（图2.6） 设计规则（设计者与工艺师之间桥梁） 版图、工艺界面、电路图（图2.9） 封装 第三章 器件 二极管 手工分析模型 结电容 CMOS 阈值电压 及体效应 ID vs VDS MOS晶体管电流电压关系 亚阈值电流 手工分析模型 MOS 电容动态特性 栅电容、覆盖电容 沟道电容、结电容 实际的MOS晶体管－－一些二阶效应 阈值变化 热载流子效应 闩锁效应 第四章 导线 导线模型 理想导线（导线是一个等势区每一段上具有相同的电压） 集总模型 集总RC模型 分布rc线 第五章 CMOS反相器 计算 VIH and VIL 静态CMOS反相器中点增益（非速度饱和 思考题5.2） Inverter稳定性：环境工艺参数变化的影响 增益与 VDD CMOS反相器的性能： 瞬态特性  提高性能的设计考虑 减小电容 增大晶体管尺寸 增大 VDD 反相器链 应用到反相器链 CMOS中的功耗问题 第六章 CMOS组合逻辑门的设计 静态互补 CMOS 互补 CMOS 组合逻辑特性 CMOS 特性 满电源幅度开关; 高噪声容限 电平幅度与器件尺寸无关; ratioless 稳态时总有到VDD或GND之间的通路; 低输出阻抗 高输入阻抗; 输入稳态电流几乎为零 电源与地之间无直接通路; 无静态功耗 传输延时是负载电容和晶体管电阻的函数 开关延时模型 输入波形对延时的影响 延时与输入波形有关 输出低到高的转换 A=B=1-0 延时： 0.69 Rp/2 CL A=1，B=1-0 - 延时： 0.69 Rp CL A=1-0，B=1 延时： 0.69 Rp CL 实际上单A跳变比单B跳变快 延时对输入波形的依赖 扇入的考虑 晶体管尺寸规则 晶体管尺寸规则 复杂CMOS门晶体管尺寸规则 有比逻辑：上网络用负载替代的逻辑。 改进的负载：差分串联电压开关逻辑（DCVSL） 传输晶体管逻辑——不同于互补CMOS电路的逻辑 缺点： 1、存在静态功耗 2、噪声容限降低：进入信号恢复反相器的高电平只能充到VDD-VTn 动态 vs. 静态电路 静态电路在任何时候通过低阻通路，输出连在VDD或VSS. 除非在开关的瞬间 扇入n需要2n个晶体管（一半为p管） 动态电路依赖高阻节点（电容）暂存信号电荷 结构简单，寄生小，速度快 易受噪声影响 扇入n需要n+2晶体管（一个是p管） 动态逻辑门 A Req A Rp A Rp A Rn CL A CL B Rn A Rp B Rp A Rn Cint B Rp A Rp A Rn B Rn CL Cint NAND2 INV NOR2 CL A Rn A Rp B Rp B Rn Cint A=B=1?0 B=1, A=1?0 B=1 ?0, A=1 time [ps] Voltage [V] 57 A= 1?0, B=1 76 A=1, B=1?0 35 A=B=1?0 50 A= 0?1, B=1 62 A=1, B=0?1 69 A=B=0?1 Delay (psec) Input Data Pattern NMOS = 0.5?m/0.25 ?m PMOS = 0.75?m/0.25 ?m CL = 100 fF D C B A D C B A CL C3 C2 C1 分布RC模型 (Elmore延时) tpHL = 0.69 （R1C1+C2(R1+R2)+ C3(R1+R2+R3)+C4(R1+R2+R3+R4)) 等尺寸时： tpHL = 0.69 Reqn(C1+2C2+3C3+4CL) 传输延时随扇入迅速恶化 - 最坏情况成平方关系 - 电阻电容同时起作用 假定典型p/n管比例为2/1 —并联保持(考虑单个跳变；同时跳变时电阻，并联速度更快) —串联加倍(考虑同时跳变时，电阻串联折半，减小单个电阻) 2 A Rp B Rp 2 4 B Rp 单个信号 输入电容 为INV的5/3 单个信号 Rn 输入电容 2 B 为INV的4/3 CL 4 A Rp Cint 2