VHDL主要描述语句并行语句.pptVIP

例 PROCEDURE check (SIGNAL a: IN STD_LOGIC_VECTOR；--在调用时 SIGNANL error：OUT BOOLEAN) IS --再定位宽 VARIABLE found_one：BOOLEAN：=FALSE； --设初始值 BEGIN FOR i IN aRANGE LOOP --对位矢量A的所有的位元素进行循环检测 IF a(i)=‘1’ THEN --发现a中有‘1’ IF found_one THEN --found_one为TRUE，则表明发现了一个以上的‘1’ error=TRUE； --发现了一个以上的‘1’，令found_one为TRUE RETURN； --结束过程 END IF； found_one：=TRUE； --在a中已发现了一个‘1’ END IF； END LOOP； --再测a中的其他位 ERROR=NOT found_one；--如果没有任何‘1’被发现，ERROR将被置TRUE END PRO