逻辑电路的分析和设计-2.pptVIP

对比(输入数目) 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 可看出,当牺牲单个的最优化设计时,可以得到整体的更优效果 拾伍 玖 拾叁 拾柒 玖 陆 多组输出逻辑电路设计的另类问题 对于多组输出的组合逻辑电路，作整体考虑时，未必就能准确地找到全局的最优解，对此，还没有非常行之有效的方法。这是一个数学问题。但是，尽管如此，并不意味着我们在电路设计的时候可以放弃寻求整体优化的努力。 一般来说，时延对数字系统是有害的，它会降低系统的工作的速度，还会产生竞争冒险现象。换句话说，在此之前我们讨论的逻辑电路的分析和设计都是在“理想状态”下进行的。 实际上，电信号从任意一点经过任意路径到达另一点都需要一定时间，我们称之为时间延迟或简称时延，时延的大小一般在纳秒级。 组合电路的冒险(hazard) 一般来说，冒险可以分为逻辑冒险(Logic Hazard)和功能冒险(Function Hazard)。 例如：“与非”门的时延 A B t1 t1+ tpd t2 t2+ tpd F 逻辑电路的传输时延（延迟）(propagation delay) 逻辑冒险(logic hazard) 1，“传输延迟”本身就会导致逻辑冒险 由逻辑门电路的传输延迟导致的冒险称为逻辑冒险。 B Y1 Y2