VHDL移位寄存器的设计与实现.EDA课程设计.docVIP

※※※※※※※※※ ※※ 2008级学生 ※ ※※※EDA课程设计 ※※※※※※ ※ ※ ※ EDA课程设计报告书 课题名称 姓 名 学 号 院 系 专 业 指导教师 基于VHDL移位寄存器的设计与实现 伍 赞 0812201-42 物理与电信工程系 电子信息工程 周来秀 讲师 2011年 6月10日 基于VHDL移位寄存器的设计与实现 伍赞 （湖南城市学院物理与电信工程系电子信息工程专业,益阳,413002） 1设计目的 在计算机中常要求寄存器有移位功能。如在进行乘法时，要求将部分积右 移在将并行传送的数转换成串行数时也需要移位。因此，移位寄存器的设计是必 要的。 本次设计的目的就是利用计算机组成原理中移位寄存器的相关知识，通过课程设计更加深入的了解移位寄存器的功能。了解EDA技术，并掌握VHDL硬件描述语言的设计方法和思想，通过学习的VHDL语言结合计算机组成原理中的相关知识理论联系实际，掌握所学的课程知识。通过对移位寄存器的设计，巩固和综合运用所学知识，提高对计算机组成原理的理解。 2设计的主要内容和要求 本课程设计是关于移位寄存器的设计，它不仅具有存储代码的功能，而且 还有左移、右移、并行输入及保持等功能。本设计根据功能的不同，设计了三种 移位寄存器。 ( 1 ) 双向移位寄存器。 ( 2 ) 串入串出(SISO)移位寄存器。 ( 3 ) 串入并出(SIPO)移位寄存器。 3 移位寄存器设计过程 3.2.1移位寄存器的工作原理 用VHDL语言描述任意分频数的分频器,并实现占空比任意设置.每当系统时钟上升沿到来时,计数器就加计数一位(可任意设置为N位),当计数值到达预定值时就对分频时钟翻转.这样就会得到一个连续的时钟脉冲. 当移位信号到来时,移位寄存器就对存储的二进制进行移位操作.移位寄存方 式可自行设置(可左移,右移,一位移,多位移位寄存)。 3.2.2双向移位寄存器的设计 电路符号：双向移位寄存器工作原理框图。 CLK表示计数器被清除为“0”；一般当为高电平时为触发。如图3.1所示。 图3.1 双向移位寄存器原理框图 双向移位寄存器由VHDL程序实现，下面是其中的一段VHDL代码： library ieee; use ieee.std_logic_1164.all; --IEEE库使用声明 use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity tdirreg is port (clk: in std_logic; --声明clk是标准逻辑位类型的输入端口 din: in std_logic; --声明din是标准逻辑位类型的输入端口 dir : in std_logic; --声明dir是标准逻辑位类型的输入端口 op_l: out std_logic; --声明op_l是标准逻辑位类型的输出端口 op_r: out std_logic); --声明op_r是标准逻辑位类型的输出端口 end tdirreg; architecture a of tdirreg is signal q: std_logic_vector(7 downto 0); --信号声明语句 begin process(clk) --进程语句（clk是敏感信号） begin if clkevent and clk= 1then --条件语句 if dir = 0 then q(0) = din; --赋值语句 for i in 1 to 7 loop q(i) = q(i-1); --赋值语句 end loop ; else q(7) = din; --赋值语句 for i in 7 downto 1 loop q(i-1) =q(i); --赋值语句 end loop ; end if; end if; end process ; op_l = q(7); --赋值语句 op_r = q(0); --赋值语句 end a; 3.2.3串入串出（SISO）移位寄存器的设计 电路符号：串入串出（SISO）移位寄存器工作原理框图。 DATA_IN为数据输入端口，数据将从这个端口进入寄存器；DATA-OUT为数据输出端口，数据将从这个端口从寄存器输出；CLK是清零端口。如图3.2所示。 图3.2 串入串出（SISO）移位寄存器图元符号 串入串出（SISO）移位寄存器由VHDL程序实现。下面是其中的部分代码： library ieee; use ieee.std_logic_1164.all; --IEEE库使用声明 entity siso is port(data_in : in std_logic; --声明data是标准逻辑位类型的