Cache控制器设计实验.docVIP

实验3 Cache 控制器设计 1．实验目的 (1) 掌握Cache 控制器的原理及其设计方法。 (2) 熟悉FPGA应用设计及EDA 软件的使用。 (3) 熟悉Vivado软件的使用及FPGA应用设计。 2．实验原理 Cache是介于CPU和主存之间的小容量存储器，包括管理在内的全部功能由硬件实现，对程序员是透明的，在一定程度上解决了CPU和主存之间的速度差异。与主存容量相比，Cache的容量很小，它保存的内容只是内存内容的一个子集，且Cache与主存的数据交互以块为单位。把主存中的块放到Cache中时必须把主存地址映射到Cache中，即确定位置的对应关系，并采用硬件实现，以便CPU给出的访存地址能够自动变换成Cache地址。由于程序访问的局部性，使得主存的平均读出时间接近Cache的读出时间，大大提高了CPU的访存效率。 地址映射方式有全相联方式、直接相联方式、组相联方式，本实验采用的是直接方式，这种变换方式简单而直接，硬件实现很简单，访问速度也比较快，但是块的冲突率比较高。其主要原则是：主存中一块只能映象到Cache的一个特定的块中。 假设主存的块号为B，Cache的块号为b，则它们之间的映象关系可以表示为：b = B mod Cb其中，Cb是Cache的块容量。设主存的块容量为Mb，区容量为Me，则直接映象方法的关系如图3.19所示。把主存按Cache的大小分成区，一般主存