第5章_微处理器的硬件特性及微机系统组成原理.ppt

5.1.3 引脚功能 （1）地址／数据总线AD15～AD0 这是分时复用的存储器或端口的地址和数据总线。传送地址时为单向的三态输出，而传送数据时可双向三态输入／输出。正是利用分时复用的方法才能使8086／8088用40条引脚实现20位地址、16位数据及众多的控制信号和状态信号的传输。不过在8088中，由于只能传输8位数据,所以，只有AD7～AD0 8条地址／数据线，A15～A8只用来输出地址。 (3)控制总线 1.  高8位数据总线允许／状态复用引脚,三态、输出. 在T1状态，8086在BHE/S7引脚输出BHE信号，表示高8bit数据总线D15～D8上的数据有效，与地址线A0一起产生存储器的选择逻辑信号。 在其它时钟周期，输出为状态信号S7。但8086芯片， S7未定义。 2. 读控制信号，三态、输出。低电平有效。表示将对内存或I/O端口读操作。 对内存单元还是对I／O端口读取数据，取决于 M／IO(8086)或M／IO(8088)信号。 在一个读操作的总线周期中，RD信号在T2、T3和Tw 状态均为低电平，以保证CPU读有效。 在系统总线“保持响应”期间，RD被浮空。 当READY=1时，表示所寻址的内存或I／O设备已准备就绪，马上就可进行一次数据传输。CPU在每个总线周期的T3状态开始对READY信号采样。 到READY=0，表示存储器或I／O设备尚未准备就绪，则CPU在T3状态之后自动插入一个或几个等待状态Tw，直到READY变为高电平，才进入T4状态，完成数据传送过程，从而结束当前总线周期。 7. 等待测试信号，输入。 与WAIT等待指令结合使用，当CPU执行WAIT指令时，CPU处于空转状态进行等待，并且每隔5个时钟周期对该线的输入进行一次测试，直到检测到TEST信号有效时结束，CPU继续往下执行指令。 具体地 若TEST=1时，则CPU将停止取下条指令而继续处于等待状态，重复执行WAIT指令，直至TEST=0时，等待状态结束，CPU才继续往下执行被暂停的指令。等待期间允许外部中断。 8. 可屏蔽中断请求信号，输入，高电平有效。当INTR=1时，表示外设提出了中断请求，8086／8088在每个指令周期的最后一个T状态去采样此信号。若IF=1，则CPU响应中断，停止执行当前的指令序列，并转去执行中断服务程序。 9. 非屏蔽中断请求信号，输入，上升沿触发。此请求不受IF状态的影响，也不能用软件屏蔽，只要此信号一出现，CPU就会在现行指令结束后引起中断。 (5)其他控制线(24～31引脚)  这些控制线的功能将根据方式控制线MN／MX所处的状态而确定。8086／8088 CPU引脚的主要特点是： 数据总线和地址总线的低16位AD15～AD0或低8位AD7～AD0采用分时复用技术。 还有一些引脚也具有两种功能，这由引脚33(MN／MX)来控制。当MN／MX=1时，8086／8088工作于最小方式(MN)，在此方式下，全部控制信号由CPU本身提供。当MN／MX=0时，8086／8088工作于最大方式(MX)(即24～31引脚的功能示于括号内的信号)。这时，系统的控制信号由8288总线控制器提供，而不是由8086／8088直接提供。 当MN／MX接电源电压时，系统工作于最小方式，即单处理器系统方式，它适合于较小规模的应用。 8086和8位微处理器系统类似，系统芯片可根据用户需要接入 。 当MN／MX线接地，则系统就工作于最大方式了。最大方式系统与最小方式系统的主要区别是外加有8288总线控制器,通过它对CPU发出的控制信号进行变换和组合,以得到对存储器和I／O端口的读／写信号和对锁存器8282及对总线收发器8286的控制信号，使总线控制功能更加完善。 通常，在最大方式系统中，一般包含2个或多个处理器,这样就要解决主处理器和协处理器之间的协调工作问题以及对总线的共享控制问题，为此，要从软件和硬件两个方面去解决。8288总线控制器就是因此需要而加在最大方式系统中的。 最大方式 比较两种工作方式可以知道，在最小方式系统中，控制信号M／IO(或M／IO)、WR、INTA、ALE、DT／R 和DEN是直接从CPU的第24～29脚送出的；而在最大方式系统中,则由状态信号S2、S1、S0隐含了上面这些信息,使用8288后，系统就可以从S2、S1、S0状态信息的组合中得到与这些控制信号功能相同的信息。 表中，前7种代码组合都对应了某一个总线操作过程,通常称为有源状态,它