微机原理@5-存储器系统.pptVIP

计算机系统通常用多个存储芯片按一定规则互连扩充为主存（主存容量以字节为单位，而存储芯片的容量以位为单位） 存储模块结构存储芯片互连 问题：现需要构建8位数据总线，容量为64KB的存储器，分别用如下三种存储芯片： 64K×1bit、 8K×8bit、 16K×4bit组成，如何实现？ 地址线数 寻址能力 寻址 范围 二进制表示 2 4 0~3 00, 01，10，11 3 8 0~7 000, 001,010,011,100,101,110,111 10 1K 0~210-1 00,0000,0000 ~ 11,1111,1111 20 1M 0~220-1 0000,0000,0000,0000,0000 ~ 1111,1111,1111,1111,1111 存储芯片扩展（构建8位数据总线，容量为64KB的存储器） ⑧ 64K*1 I/O ⑦ 64K*1 I/O ⑥ 64K*1 I/O ⑤ 64K*1 I/O ④ 64K*1 I/O ③ 64K*1 I/O ② 64K*1 I/O ① 64K*1 I/O A0 ~ A15 R/W CS D0 D7 … 等效为 64K*8 A0 ~ A15 D0 ~ D7 R/W CS 用64K×1bit的芯片扩展实现64KB存储器 进行位扩展时，模块中所有芯片的地址线和控制线互连形成整个模块的地址线和控制线，而各芯片的数据线并列（位线扩展）形成整个模块的数据线（8bit宽度）。 */42 存储芯片的字扩展 用8K×8bit的芯片扩展实现64KB存储器 64K*8 A0 ~ A15 D0 ~ D7 R/W CS 等效为 A0 ~ A12 R/W D0 ~ D7 ⑧ 64K*1 D0~7 ⑦ 64K*1 D0~7 ⑥ 64K*1 D0~7 ⑤ 64K*1 D0~7 ④ 64K*1 D0~7 ③ 64K*1 D0~7 ② 64K*1 D0~7 CS1 ① 8K*8 D0~7 CS 3-8译 码 器 Y0 Y1 Y7 … …… A13 A14 A15 进行字扩展时，模块中所有芯片的地址线、控制线和数据线互连形成整个模块的低位地址线、控制线和数据线 ， CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线 —— 片选线 。 */42 存储芯片的字、位同时扩展 用16K×4bit的芯片扩展实现64KB存储器 16K*4 16K*4 A0~ A13 R/W D0 ~D3 D4~ D7 2－4 译码器 A15 A14 CS 64K*8 A0 ~ A15 D0 ~ D7 R/W CS 等效为 16K*4 16K*4 16K*4 16K*4 16K*4 16K*4 首先对芯片分组进行位扩展 其次设计各芯片组的片选进行字扩展，以满足容量要求； 如果要求存储器的数据总线宽度分别为16位、32位、64位，应该怎么做？ 若要求扩展64K容量的内存，以下几种选择哪种最优？ 64K*1的芯片数量N＝(64K*8)/(64K*1) ＝ 8片; 8K*8的芯片数量N＝ (64K*8)/(8K*8) ＝ 8片； 16K*4的芯片数量N＝ (64K*8)/(16K*4)＝ 8片； 从总线的负载和系统连接的复杂性来看，第一种选择较好，因此设计大容量存储器时可以优先选择容量为N*1的双译码存储芯片（P142） 存储模块互连并行存储器（P167） 特点: 1. 包括多个并行存储器,一个存取周期内可并行存取多个字 2. 使用同一个地址寄存器 缺点: 1. 多路选择器增加成本 2. 扩充主存时最小增加增加相同倍数 多体交叉存储器 （P167） 特点: 1. 包括多个独立存储器,一个存取周期内可独立存取多个字 2. 使用独立的读写电路、地址寄存器和数据寄存器 缺点: 1. 遇到程序跳转或CPU随机访问少量数据时，访问地址不 均匀，产生存储器访问冲突，降低效率 2. 扩充主存时最小增加增加相同倍数 非交叉存储器与4体交叉存储器对比 16K*8 A2~ A15 R/W D0~ D7 2－4 译码器 A1 A0 CS 16K*8 16K*8 16K*8 16K*8 A0~ A13 R/W D0~ D7 2－4 译码器 A15 A14 CS 16K*8 16K*8 16K*8 4体交叉存储器 非交叉存储器 4体交叉存储器 片选及字选译码的特点？ 存取周期（P154） 在教材图5-37（b）所示的低位多体交叉存储器中，若处理器要访问的字地址为以下十进制