秦晓飞系列-EDA技术及应用-第3章 组合电路的Verilog设计.ppt

3.3 Verilog加法器设计 3.3.5 算术运算操作符 加、减、乘可综合，除、求余的操作数必须是2的幂时才可综合。 所有操作符按无符号处理，需要负数时需用signed定义，用补码表示。 * PPT课件 3.1 半加器电路的Verilog描述 4、连续赋值语句 Verilog语句分为顺序执行语句和并行执行语句。assign引导的赋值语句属于并行执行语句。 考虑仿真时，可以加延时，延时值在综合时是被忽略的。 仿真时间精度 基本时间单元 * PPT课件 3.1 半加器电路的Verilog描述 5、关键字 Verilog中的关键字必须小写，这一点与VHDL不同。 * PPT课件 3.1 半加器电路的Verilog描述 6、标识符 用户自定义的标识符对大小写敏感。 * PPT课件 3.1 半加器电路的Verilog描述 7、注释符号 // 单行 /* 可多行 */ 8、规范的程序书写格式 例程中为了节省篇幅，不严格规范。 9、文件取名与存盘 Quartus II中文件名必须与模块名一致，且文件名对大小写敏感。 * PPT课件 3.2 多路选择器的Verilog描述 * PPT课件 3.2 多路选择器的Verilog描述