数字电路与逻辑设计实验报告,基于FPGA的数字电子钟的设计与实现.docVIP

学生实验实习报告册 学年学期： 课程名称： 实验项目： 基于FPGA的数字电子钟的设计与实现 姓 名： 学院和专业： 班 级： 指导教师： 重庆邮电大学教务处制  图一 0系统顶层模块设计（如：图一 0） 图一 0 主要功能模块电路设计 分频模块 这是分频模块的顶层设计图主要完成了把50MHz的时钟信号降频为1KHz、500Hz、1Hz 图一 1 图一 SEQ 图一 \* ARABIC 1 这是其中100分频计数器的计数器 图一 2 图一 SEQ 图一 \* ARABIC 2 计时模块 分、秒计时模块（实现模60计数） 图二 1 这是两个模60计数器， 图二 1 其中是连在一起的，把秒钟的进位信号接到分钟计数模块的接收端 小时计时模块（实现模24计数 图二 2） 这是模24计数器（如图：图二 2），是用74390来实现，47390 是下降沿有效 图二 2 数码管动态显示模块 这是动态显示模块的顶层设计图，如图：图二 3 图二 3 扫描模块couner6（实现6位数码管的扫描 图二 4） 该模块需使用74390设计一个模6的计数器。实现了模值为6的计数功能其中应该接好 global 用作延时 图二 4 位选模块dig_select(3-8译码器用作控制哪一个数码显示器亮) 图二 5 该模块用于选择 6位数码管中的某一位显示相应字形。74138为 图二 5 段选模块seg_select 图二 6 该模块功能是从6组4bit信号中选择一组作输出。 图二 6 译码模块decoder（实现了把8421码，译码成数码管的显示） 图二 7 图二 7 整点报时 设计思路：首先要做到在整点的时候报时（也就是说再整点的时候蜂鸣器响），那么我们就观察在整点的时候电路有什么特征。 我们观察到的特征就是：在整点的时候秒钟，分钟都是为零的，也就是说在正点的时候分钟秒钟的二进制数每位都是为零的，那么这就是我们控制蜂鸣器响的条件了。那就是把秒钟分钟的每个线或非一下就好了。但是我们要实现蜂鸣器响几秒，那么就再秒钟的低两位上就不接，就实现了响四秒。 图三 1 调时功能 在设计调时间功能的时候，首先就想到我们直接在计数器的cp信号上接上一个开关然后手动给cp然后计数器增加，但是我们在不用调时的时候就是正常的时钟，那么我们就用一个二选一数选器来实现选择计数器的cp信号的来自我们手动给还是来自上一个计数器的进位信号。 同时在我们挑时间的时候时钟是暂停了，实现暂停就是我们用一个与门加上一个选着端，选择端是图四 图四 SEQ 图二 \* ARABIC 2 2.6秒表 图四 1图五 图四 1 图五 1 秒钟的思路就来自于我们的普通时钟只是我们用的是100Hz时钟信号。然后我们是用100模60模60模的计数器。 秒表是要清零的那么我们就用74390的复位端，其中我们要用一个或门在选着我们的手动清零端和计数器的自动清零端。 秒表的暂停和开始功能就是用一个与门接通和断开最开始的100Hz时钟信号。 2.7消抖电路 图五 2 各模块的测试方案及测试结果 计时模块 分、秒计时模块（实现模60计数） 测试方案：用quartus II软件仿真模60计数结果。 测试结果：图六 1为模60仿真结果。 图六 SEQ 图六_ \* ARABIC 1 小时计时模块（实现模24计数） 测试方案：用quartus II软件仿真模24计数结果。 测试结果：图六 2 为模24仿真结果。 图六 SEQ 图六_ \* ARABIC 2 秒表最低位（实现模100计数） 测试方案：用quartus II软件仿真模100计数结果。 测试结果：图六 3 为模24仿真结果。 图六 SEQ 图六_ \* ARABIC 3 数码管动态显示模块 扫描模块counter6 测试方案：用quartus II软件仿真模6计数结果。 测试结果：图六 4 为模6仿真结果。 图六 SEQ 图六_ \* ARABIC 4 ，没有加缓冲器导致波形有错 位选模块dig_select（实现数码管的选择） 测试方案：用quartus II软件仿真模6计数结果。 测试结果：图六 5 为模6仿真结果。 图六 SEQ 图六_ \* ARABIC 5 图六 SEQ 图六_ \* ARABIC 6 系统总体测试 表1 系统总体测试结果记录表 测试内容 测试方案 测试结果 秒计数 时钟连接1Hz，观察秒计数结果是否能够从00-59正常计数，且能够正常向分进位。 正常 分计数 时钟连接100Hz，观察分计数结果是否能够从00-59正常计数，且能够正常向小时进位。 正常 小时计数 时钟连接1KHz，观察分计数结果是否能够从00-23正常计数，且能够正常