第5章VHDL基本描述语句.pptVIP

第5章 VHDL基本描述语句 顺序语句:用来实现模型的算法描述 并行语句:则用来表示各模块算法描述之间的连接关系。 5.1 顺序语句 按照语句的出现顺序加以执行的。激活后按顺序逐一的被执行，前面语句的执行结果可能直接影响后面语句的结果。但是从时钟的角度来看，所有语句又都是在激活的那一时刻被执行，信号的延迟不会随语句的顺序而改变，因为信号的延迟只和硬件的延迟有关。 只能用在进程、子程序（函数和过程）内部，不能在结构体中直接使用。 5.1 顺序语句 VHDL顺序语句种类： 赋值语句 IF语句 CASE语句 LOOP 、EXIT、NEXT语句 WAIT语句 NULL语句 5.1.1 赋值语句 顺序赋值语句主要用在进程和子程序中，包括信号赋值和变量赋值两种，在进程中顺序执行。 5.1.1赋值语句 语句格式： 变量赋值目标:= 赋值源； 信号赋值目标= 赋值源； 比较： （1）信号赋值有一定的延时，在时序电路中，在时钟信号触发下的信号赋值，目标信号要比源信号延迟一个时钟周期；变量赋值语句立即执行，没有延时。 （2）进程中同一变量多次赋值时按顺序立即执行，而信号多次赋值时，只有进程结束前最后一个赋值被执行。 5.1.1赋值语句 例5-3 architecture Behavioral of fuzhi is signal d1: std_logic; begin process(clk,rst) begin if rst=0 then d1=0; q=0; elsif clkevent and clk=1 then d1=d; q=d1; end if; end process; end Behavioral; 5.1.1赋值语句 5.1.1赋值语句 多个赋值源 【例5-5】 SIGNAL S1，S2：STD_LOGIC； SIGNAL SVEC ：STD_LOGIC_VECTOR(0 TO 7)； ... PROCESS(S1，S2) IS VARIABLE V1，V2：STD_LOGIC； BEGIN V1 := ‘1’； --立即将V1置位为1 V2 := ‘1’； --立即将V2置位为1 S1 = ‘1’； --S1被赋值为1 S2 = ‘1’； --不是最后一个赋值语句故不作任何赋值操作 多个赋值源 SVEC(0) = V1； --将V1在上面的赋值1，赋给SVEC(0) SVEC(1) = V2； --将V2在上面的赋值1，赋给SVEC(1) SVEC(2) = S1； --将S1在上面的赋值1，赋给SVEC(2) SVEC(3) = S2； --将最下面的赋予S2的值‘0’，赋给SVEC(3) V1 := ‘0’； --将V1置入新值0 V2 := ‘0’； --将V2置入新值0 S2 = ‘0’； --对S2最后一次赋值，赋值有效 SVEC(4) = V1； --将V1在上面的赋值0，赋给SVEC(4) SVEC(5) = V2； --将V2在上面的赋值0，赋给SVEC(5) SVEC(6) = S1； --将 S1在上面的赋值1，赋给SVEC(6) SVEC(7) = S2； --将S2在上面的赋值0，赋给SVEC(7) END PROCESS； 5.1.2 IF语句 不完整IF语句 二选一IF语句 多重条件IF语句 IF语句嵌套 不完整IF语句 不完整IF语句 二选一IF语句 典型应用：二选一电路if sel=‘0’ then q=d0;else q=d1;end if; 语句格式： IF 条件 THEN 顺序执行语句； ELSIF 条件 THEN 顺序执行语句； ： ： ELSIF 条件 THEN 顺序执行语句； ELSE 顺序执行语句； END IF； 注意：ELSIF可以多次使用，而ELSE仅能