LogicLock优化的技术应用.ppt

第5章 LogicLock优化技术 5.1 LogicLock技术的基本内容 5.2 未用LogicLock的数字滤波器设计 5.3 应用逻辑锁定技术 5.4 顶层设计优化 5.1 LogicLock技术的基本内容 5.1.1 LogicLock技术解决系统设计优化 有FPGA开发经验的人都会有这样的体会：原来在硬件测试上十分成功的FPGA设计，在源代码并没有任何改变的情况下，仅仅是增加了一点与原程序毫不相干的电路描述，或甚至只改变了某个端口信号的引脚锁定位置，结果在综合适配后，原来设计的硬件性能将大为下降，如速度降低了，有时甚至无法正常工作。 这时，如果比较改变设计前后的Floorplan图，会发现芯片内部资源的使用情况发生了巨大的变化。这表明，即使对原设计作极小的改变(更不用说对适配约束条件的改变)，都会使适配器对原设计的布线(Routing)和布局(Placing)策略作大幅改变和调整。同时，当设计规模比较大时，人为很难直接介入布线/布局的优化。 对于由许多基本电路模块构建成的顶层系统的FPGA开发，类似的问题将更加突出。例如，原来某一基本模块的FPGA硬件测试十分成功，包括工作性能、速度以及资源利用率等，但当将这些基本模块连接到一个顶层设计后，即使在同一FPGA中进行测试，也常发现各模块