VHDL硬件描述语言四位加法器实验报告概要.doc

题目：硬件描述语言实验四：四位加法器 姓名：***** 学号： ****** 地点： 主楼402 时间： 3月21日 一、实验目的：进一步练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL语言基本设计实体的编写方法。 二、实验环境：PC个人计算机、Windows XP操作系统、Quartus II集成开发环境软件。 三、设计要求：采用三种方式设计一个四位加法器，实体名称分别为“adder4”、“adder4_2”、和“adder_3”,四位加法器的引脚与功能如下表。 端口模式 端口名 数据类型 说明 in （输入） a std_logic_vector(3 downto 0) 加数 b 加数 ci std_logic 低位进位 out （输出） s std_logic_vector(3 downto 0) 和 co std_logic 高位进位 四、实验步骤： 1、采用寄存器传输的描述方式： 首先新建一个工程，命名为“adder4”，然后编辑代码。注意在模块内部（构造体说明部分）需要定义三个连接线，定义语句为： signal c0,c1,c2 : std_logic 代码如下： library ieee; use ieee.std_logic_1164.all; entity adder4 is port ( a,b : in std_logic_ve