《十进制计数器》.docVIP

十进制计数器 十进制计数器就是按十进制计数进位规律进行计数的计数器。 1. 同步十进制计数器 下面以74LS192为例介绍十进制同步计数器。74LS192的逻辑图如图1（a）所示。74LS192是一个同步十进制可逆计数器。同步计数即4个触发器的状态更新是在同一时刻（CP的上升沿）发生的。该计数器的计数是可逆的，可以作加法计数，也可以作减法计数。有两个时钟输入端，当从CU输入时，进行加法计数，从CD输入时，进行减法计数。有进位和借位输出，可进行几位串接计数。有独立的置“0”输入端，并且可以单独对加法或减法计数进行预置数。 （1）74LS192功能表 74LS192的功能表如表1所示。其功能特点如下所述： ① 置“0”。74LS192有异步置0端RD，不管计数器其它输入端是什么状态，只要在RD端加高电平，则所有触发器均被置0，计数器复位。 ② 预置数码。74LS192的预置是异步的。当RD端为低电平，置入控制端为低电平时，不管时钟端的状态如何，输出端Q3 ~Q0可预置成与数据端D3~D0相一致的状态。预置好计数器以后，就以预置数为起点顺序进行计数。 ③ 加法计数和减法计数。加法计数时RD为低电平，、CD为高电平，计数脉冲从CU端输入。当计数脉冲上升沿到来时，计数器的状态按8421BCD码递增进行加法计数。 减法计数时，RD为低电平，、CU为高电平，计数脉冲从CD端输入。当计数脉冲上升沿到来时，计数器的状态按8421BCD码递减进行减法计数。 ④ 进位输出。计数器作十进制加法计数时，在CU端第9个输入脉冲上升沿作用后，计数状态为1001，当其下降沿到来时，进位输出端产生一个负的进位脉冲。第10个脉冲上升沿作用后，计数器复位。将进位输出与后一级的CU相连，可实现多位计数器级联。当反馈至输入端，并在并行数据输入端D3~D0输入一定的预置数，可实现10以内任意进制的加法计数。 ⑤ 借位输出。计数器作十进制减法计数时，设初始状态为1001。在CD端第9个输入脉冲上升沿作用后，计数状态为0000，当其下降沿到来后，借位输出端产生一个负的借位脉冲。第10个脉冲上升沿作用后，计数状态恢复为1001。同样，将借位输出与后一级的CD相连，可实现多位计数器级联。通过对的反馈连接可实现10以内任意进制的减法计数。 表1 74LS192功能表 输 入 输 出 RD CU CD D0 D0 D0 D0 Q0 Q1 Q2 Q3 0 1 1 1× 0 0 0 0 1 × ↑1 1× × 1 ↑ 1× d0 × × × × d1×××× d2×××× d3×××× d0 d1 d2 d3 加 计 数 减 计 数 保 持 0 0 0 0 图1 74LS192的逻辑符号和时序图如图1（b）所示。 （b） 图1 74LS192引脚图和时序图 （2）计数器的级联 将多个74LS192级联可以构成高位计数器。例如用两个74LS192可以组成100进制计数器，其连接方式如图2所示。 图2 用两个74LS192构成100进制计数器 计数开始时，先在RD端输入一个正脉冲，此时两个计数器均被置为0状态。此后在端输入“1”，RD端输入“0”，则计数器处于计数状态。在个位的74LS192的CU端逐个输入计数脉冲CP，个位的74LS192开始进行加法计数。在第10个CP脉冲上升沿到来后，个位74LS192的状态从1001→0000，同时其进位输出从0→1，此上升沿使十位的74LS192从0000开始计数，直到第100个CP脉冲作用后，计数器由1001 1001恢复为0000 0000，完成一次计数循环。 2. 异步十进制计数器74LS290 74LS290是二—五—十进制计数器，逻辑图如图3所示。图中FF0构成一位二进制计数器，FF1、FF2、FF3构成异步五进制加法计数器。若将输入时钟脉冲CP接于CP0端，并将CP1端与Q0端相连，便构成8421码异步十进制加法计数器。若将输入时钟CP接于CP1端，将CP0与Q3端相连，则构成5421码异步十进制加法计数器。图4（a）为5421码异步十进制加法计数器连接方法，图4（b）是其波形图。显然Q0端输出的矩形波是输入CP脉冲的10分频。 图3 二－五－十进制加法计数器74LS290 74LS290还具有置0和置9功能，功能表见表2。 （a） （b） 图4 5421码异步十进制加法计数器 表2 74LS290功能表 复位/置位输入 输 出 R01 R02 S91 S92 Q3 Q2 Q1 Q0 1 1 × 0 × 0