多功能数字钟课程设计报告概要.docVIP

PAGE 第 PAGE 30 页 物理与电气工程学院课程设计报告 多功能数字钟 姓 名 ： 学 号 ： 专　　业 ： 指导教师 ： 成 绩 ： 日　　期 ： 多功能数字钟 张德朋 （安阳师范学院 物电学院, 河南 安阳 455002） 摘要：数字钟是一种用数字电路技术实现时、分、秒计时的装置与机械式时钟相比具有更高的准确性和直观性 、且无机械装置、具有更长的使用寿命。因此得到了更加广泛的使用。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑和时序电路。在这次设计中 本设计采用六位LED数码管显示时、分、秒以24小时计时方式根据数码管动态显示原理来进行显示。用晶振产生振荡脉加以分频得到所需的钟表秒脉冲,利用纯数字电路，实现数字电子时钟功能,时间重置功能。 此次数字钟的理图设计，PCB图的制作主要是基于altium designer软件，利用proteus7.7软件进行仿真，最终本设计实现24小时的时钟计时、时间重置功能。 关键词：LED数码管 时序电路 逻辑电路 时钟 校时 1　引言 随着人类科技文明的发展人们对于时钟的要求在不断地提高。时钟已不仅仅被看成一种用来显示时间的工具在很多实际应用中它还需要能够实现更多其它的功能。高精度、多功能、小体积、低功耗是现代时钟发展的趋势。在这种趋势下时钟的数字化、多功能化已经成为现代时钟生产研究的主导设计方向。 2　方案论证： 2.1方案一 由于是数字钟的设计，可以用单片机AT89C51来实现计数功能，相对于纯数字电路来讲它具有功耗低、体积小、使用方便等优点。但在大二下半学期初期，对单片机方面的内容知识还不够完善，加上用单片机为核心来做数字钟还需做编程，对自身来说又是一难点。不过此法可以待以后，学习知识完善后再考虑。 2.2 方案二 继而考虑到用原先学过的纯数字电路来做，以74Ls160来做为计数的芯片，用六片分别实现 数字钟的小时、分、秒、的计数，并用晶振加以分频产生数字钟所需的秒脉冲。 从以上两种方案，很容易看出，采用方案二，用此法做即可以复习回顾早期学习的数电模电知识，又避免了单片机知识不足的问题，故用此法。 3 结果与讨论 3.1.1数字钟主要计数芯片为74ls160其引脚图如下 这种同步可预置十进计数器是由四个D型触发器和若干个门电路构成，内部有超前进位，具有计数、置数、禁止、直接（异步）清零等功能。对所有触发器同时加上时钟，使得当计数使能输入和内部门发出指令时输出变化彼此协调一致而实现同步工作。这种工作方式消除了非同步（脉冲时钟）计数器中常有的输出计数尖峰。缓冲时钟输入将在时钟输入上升沿触发四个触发器。 这种计数器是可全编程的，即输出可预置到任何电平。当预置是同步时，在置数输入上将建立一低电平，禁止计数，并在下一个时钟之后不管使能输入是何电平，输出都与建立数据一致。清除是异步的（直接清零），不管时钟输入、置数输入、使能输入为何电平，清除输入端的低电平把所有四个触发器的输出直接置为低电平。 超前进位电路无须另加门，即可级联出n位同步应用的计数器。它是借助于两个计数使能输入和一个动态进位输出来实现的。两个计数使能输入（ENP和ENT）计数时必须是高电平，且输入ENT必须正反馈，以便使能动态进位输出。因而被使能的动态进位输出将产生一个高电平输出脉冲，其宽度近似等于QA输出高电平。此高电平溢出进位脉冲可用来使能其后的各个串联级。使能ENP和ENT输入的跳变不受时钟输入的影响。 电路有全独立的时钟电路。改变工作模式的控制输入（使能ENP、ENT或清零）纵使发生变化，直到时钟发生为止，都没有什么影响。计数器的功能（不管使能、不使能、置数或计数）完全由稳态建立时间和保持时间所要求的条件来决定。 管脚说明： CLR: 清零复位端 当输入为低电平时有效 CLK：时钟信号接收端 A~D:读入 QA~QD:输出 ENT、ENP置一时芯片正常工作 LOAD:置数端 RCO：信号输出端 GND：接地 Vcc：接高 工作方式： 3.1.2 7段LED数码管 3.1.3 32.768KHZ晶振 32.768KHZ是一个标准的频率，晶振频率的应用主要有以下几个方面的参数：尺寸、负载电容、频率偏差、应用范围。按尺寸外形来分主要分为插件和贴片的