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四川省电子学会电子测量与仪器专委会第十三届学术年会论文集 逻辑锁定和时序约束在高速 数据采集电路中的应用， 王志莹‘王子斌 (电子科技大学自动化工程学院，四川 成都，610054) 摘要基于AlteraFPGA的Lo画cL成k(逻辑锁定)设计方法提高了复杂系统设计时的效率，在 设计整合时，能更好的继承各个模块的实现结果；AssignmentEditor(约束编辑器)提供了指导Quartus Ⅱ对设计进行时序收敛的一种手段。本文介绍了如何利用这两种设计方法对数字存储示波器中高速 数据存储电路性能进行优化． FPGA 关键词Altera II逻辑锁定约束编辑器时序收敛 Quartns ’ 1 引言 随着高性能和高密度FPGA的不断出现，并且被广泛应用于电子设计的各个领域，越来越多复 杂系统的核心电路使用FPGA实现，同时对设计的复杂度和性能指标要求越来越高。如何保证设计 稳定可靠和提高设计的性能，是当前FPGA设计的关键所在。 本文针对上述问题，讨论了如何在Altera II提供的 EPlC6Q240C8上，利用开发工具Q．artas Log／cLock功能(逻辑锁定)和AssignmentEditor(窒q束编辑器)，对数字存储示波器系统中数据采集控 制及存储电路进行优化，完成了4个不同相位频率为250MHz数据通道的1GHz数据流的存储。 2系统结构 数据采集存储系统结构如图1所示。4个AD均工作在250MSPS，转换精度8位。利用4个不 内部数据存储电路对4路相差900相位的数据流进行串并转换，将4路250MHz数据流降频为4路 8KB，并在数据存储电路中为嵌入式系统提供访问数据的接口。 3设计实现 在设计过程中，首先对系统所需达到的性能和设计的关键点进行了分析。 (1)采样数据输出周期为4ns，而数据稳定时间只有2ns ’作者简介：王志莹(1982．)，男，河北省唐山市人，现为电子科技大学自动化工程学院在读硕士研究生，主要研究 方向为测控技术与仪器，Email：adai_20000@163．tom． 四川省电子学会电子测量与仪器专委会第十三届学术年会论文集 (2)以250MHz频率进行串并转换，要保证输入数据的建立和保持时间 (3)将四路数据进行相位对齐时，要保证2700相位数据流的保持和建立时间 考虑到数据存储电路对时序的要求很严格，而系统中其他功能模块均属于低速电路，时序上所 II中的时序收敛平面中利用逻辑锁定工具，针对系统中低速功 要求的裕量比较宽松。所以在Quartus 能模块，划分了逻辑锁定区域。将各个低速模块适配到相应的逻辑锁定区域中，从而为采集控制电 路提供更多的布局和布线资源。通过对采集存储电路进行一定的时序约束，使适配器按照所要求的 建立和保持时间进行布局和布线，并设置Qumus11分析综合阶段和适配阶段的优化开关，使QuartIIs Ⅱ采用提高系统频率的优化技术。 FPGA € € € ┃回 ┃ 卜DCCI，KP