定时器设计——verilog代码及仿真实例.pdfVIP

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2020-01-14 发布于江苏
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定时器设计——verilog代码及仿真实例.pdf

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Verilog 代码 module alarm_block ( input wire rst, clk, hrs, mins, alarm, output wire [4:0] alarm_hr, output wire [5:0] alarm_min ); wire hour_s, min_s; alarm_counter counter1 ( rst, hour_s, min_s, clk, alarm_hr, alarm_min ); state_machine alarm_state ( rst, alarm, hrs, mins, clk, hour_s, min_s ); endmodule module state_machine ( input wire rst, alarm, hrs, mins, clk, output reg hrs_out, mins_out ); parameter IDLE = 2b00, SET_HRS = 2b01, SET_MINS = 2b11; reg[1:0] state, next; always@( posedge clk or posedge rst ) if( rst ) state = IDLE; else state = next; always@( alarm or hrs or mins or state ) case( state ) IDLE : if( !alarm ) begin next = IDLE; hrs_out = 0; mins_out = 0; end else if ( alarm hrs !mins ) begin next = SET_HRS; hrs_out = 1; mins_out = 0; end else if( alarm !hrs mins ) begin next = SET_MINS; hrs_out = 0; mins_out = 1; end