单片微机原理及应用备课提纲第七章.ppt

2. 偶存储体和奇存储体 8086是16位微处理器，可一次访问一个字（两个字节,16位），也可一次访问一个字节. 它1M字节的存储器空间分成两个512KB的存储体偶存储体和奇存储体.偶存储体同8086低8位数据线D7～D0相连，奇存储体同8086的高8位数据线D15～D8相连，8086地址线的A19～A1同两个存储体中的地址线A18～A0相连，8086的最低位地址线A0和“总线高允许”BHE用来选择存储体，如图7-13所示。 当8086访问字时,如地址为偶地址,称为对齐的字,可用一个总线周期访问; ,如地址为奇地址,称为未对齐的字,就要用两个连续的总线周期才能访问,前一周期用D15～D8传送(读/写)字的低字节,后一周期用D7～D0传送字的高字节, * * * * 3. 存储器芯片的地址范围 图7-14是8086 CPU与半导体存储器芯片的接口图，其中芯片#1～#8为SRAM芯片6116，#9～#16为EPROM芯片2732。现分析该电路的工作特性，计算RAM区和ROM区的地址范围。 （1）8086 CPU是16位微处理器，内存为字节编址，一个字（16位）存放在两个以字节编址的内存单元中，存储区必须奇偶分体，如图中RAM区中#1、#3、#5和#7四个RAM芯片构成偶存储体，数据线接D0～D7；#2、#4、#6和#8四个RAM芯片构成奇存储体，数据线接D8～D15。同理，ROM区中#9、#11、#13和#15四个ROM芯片构成偶存储体，数据线接D0～D7；#10、#12、#14和#16四个ROM芯片构成奇存储体，数据线接D8～D15。 （2）8086 CPU的21条双重总线BHE/S7、AD0～AD15以及A16/S3～A19/S6必须经过锁存器锁存，本例采用三片74LS373。74LS373有两个控制端G和OE，G为锁存允许信号，接8086 CPU的ALE（地址锁存允 * * * * 许）。在T1时刻，ALE为高电平，将21条双重总线中的BHE和A0～A19打入74LS373，T1结束时，ALE的下降沿将BHE和A0～A19锁存，保持到下一总线周期的T1时刻。BHE和A0～A19送到译码器74LS138（#17、#18和#19）和各存储器芯片。OE接地，保证74LS373输出有效信息。 （3）8086 CPU的16条地址数据双重总线AD0～AD15经过两片74LS245（数据收发器）送到各存储器芯片。74LS245有两个控制G和DIR。G为使能端，低电平有效，由8086的DEN（数据允许）信号控制。DIR为方向端，DIR低电平时，传送方向为B到A；DIR高电平时，传送方向为A到B，由8086的DT/R（数据发送/接收）控制。当DT/R为低电平时，8086接收数据，而对74LS245而言，是由B到A；当DT/R为高电平时，8086发送数据，而对74LS245而言，是由A到B。 （4）SRAM的译码电路由译码器74LS138（#17和#18）构成，#17芯片负责SRAM 6116的偶存储体#1、#3、#5、#7的片选译码，6116的11条地址线A0～A10同 * * CPU经锁存后的地址线A1～A11连接，A12～A14同译码器74LS138的地址输入端A、B、C连接，#17的三个使能控制端为G1、G2A、G2B，G1为高电平有效，同8086 CPU的M/IO和A15连接，当M/IO为高电平、A15为低电平时，允许译码器工作；G2A为低电平有效，同与门2的输出相连，与门2的输入为CPU的WR和RD，只要8086 CPU有读或写操作时，WR和RD有一个为低电平，G2A即为有效低电平，允许译码器工作；G2B也为低电平有效，同地址线A0相连，当A0为低电平，即8086 CPU执行偶地址读写时，G2B为有效低电平，允许译码器工作；上述G1、G2A、G2B的有效电平必须同时满足，译码器才能工作。因此，对74LS138 #17芯片而言，只有当8086 CPU执行偶地址的存储器读写时，译码器才能正常译码，至于究竟选中#1、#3、#5、#7的哪一片，则由74LS138 #17芯片的输入端A、B、C（即 A12、A13、A14）决定。#18芯片负责SRAM 6116的奇存储体#2、#4、#6、#8的片选译码，除G2B通BHE（总线高允许，低电平有效）连接外，其余与#17芯片相同。#18芯片的正常译码条件是8086 CPU执行奇地址的数据读写。 * * （5）根据分析计算，可得SRAM各芯片的地址范围如下： #1 00000H～00FFFH中的偶地址区 #2 00000H～00FFFH中的奇地