数字电子技术8.3.pptVIP

8.3功能器件的VerilogHDL实现 module reg8(out_data,in_data,clk,clr); output[7:0] out_data; input[7:0] in_data; input clk,clr; reg[7:0] out_data; always @(posedge clk or posedge clr) begin if(clr) out_data =0; else out_data =in_data; end endmodule 一 8位数据寄存器 二 8位移位寄存器 module shifter(din,clk,clr,dout); input din,clk,clr; output[7:0] dout; reg[7:0] dout; always @(posedge clk) begin if (clr) dout= 8b0; //同步清0，高电平有效 else begin dout = dout 1; //输出信号左移一位 dout[0] = din; //输入信号补充到输出信号的最低位 end end endmodule 三可变模加法/减法计数器 module updown_count(d,clk,clear,load,up_down,qd); input[7:0] d; input clk,clear,load; in