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试卷
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第 PAGE 1 页 共 2 页
答案:
一
程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY a IS
PORT
(NUM: IN STD_LOGIC_VECTOR(3 DOWNTO 0);
DOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END a;
ARCHITECTURE s OF a IS
BEGIN
WITH NUM SELECT
DOUT=0000 WHEN 0000,
0001 WHEN 0001,
0011 WHEN 0010,
0010 WHEN 0011,
0110 WHEN 0100,
0111 WHEN 0101,
0101 WHEN 0110,
0100 WHEN 0111,
1100 WHEN 1000,
1101 WHEN 1001,
1111 WHEN 1010,
1110 WHEN 1011,
1010 WHEN 1100,
1011 WHEN 1101,
1001 WHEN 1110,
1000 WHEN 1111,
0000 WHEN OTHERS;
END s;
管脚定义：
模式5
输入： PIO1-PIO7任选4 pin233-pin240任选4
输出： PIO8-PIO15任选4 pin1,2,3,4,6,7,8,12任选4
项目文件可参考在计算机中项目。
二 程序：
library ieee;
use ieee.std_logic_1164.all;
entity b is
port( clk,ldn,clrn,c:in bit;
dsr:in std_logic;
d:in std_logic_vector(3 downto 0);
q:out std_logic_vector(3 downto 0));
end b;
architecture one of b is
signal sreg:std_logic_vector(3 downto 0);
begin
process(clrn,clk,ldn,d)
begin
if clrn=1 then sreg=0000;else
if clkevent and clk=1 then
if ldn=1 then
sreg=d;
else
If c=1 then
sreg(2 downto 0)=sreg(3 downto 1);
sreg(3)=dsr;
else
sreg(3 downto 1)=sreg(2 downto 0);
sreg(0)=dsr;
end if;
end if;
end if;
end if;
q=sreg;
end process;
end one;
项目文件参考在计算机中项目。
管脚定义：
模式6
输入： 预置数： PIO0-PIO7任选4 pin233-pin240任选4
控制端： PIO8-PIO13任选5 pin14-pin21任选5 clk可选28,29,152,153
输出： PIO16-PIO23 任选4输出 pin30-38 任选4输出（二极管）
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