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试卷
PAGE
第 PAGE 2 页 共 2 页
考试学期
考试课程
考试班级
考试形式
题号
一
二
三
四
五
六
七
八
九
……
总分
得分
本试卷共 2 页，请核对试卷页数，班级、姓名等信息写在左侧，否则试卷无效。
注意：项目文件均保存在C盘的exam文件夹中，在文件夹中生成一个文件名为自己的姓名的文本格式文件进行标记。
一、 3-8译码器的真值表如右表。用VHDL在Quartus平台下设计一个 3-8译码器，要求：(50%)
1、 （1）根据真值表，用条件信号语句或选择信号语句设计出3-8译码器的VHDL程序(20%)：
（2）程序文件名保存为a.vhd（程序直接在电脑上输入，不必写在试卷上，项目文件存放在C:\exam\a\目录下）。 (10%)
2、（1）将设计好的3-8译码器程序编译、仿真(10%)；
（2）下载到EDA实验箱并进行验证（使用模式5）(10%)。
输入信号
输出信号
c
b
a
y(7)
y(6)
y(5)
y(4)
y(3)
y(2)
y(1)
y(0)
0
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1
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1
1
1
二、用VHDL在Quartus平台下设计一个7进制可逆计数器，要求如下(50%)：
1、设计出可逆的7进制计数器的VHDL程序，
（1）有清零，使能/禁止计数功能(10%)；
（2）该计数器为可逆的，控制信号C为0时，正向计数；为1时，反向计数(10%)；
（3）创建项目，项目存放在C:\exam\b\目录下；输入程序，程序文件名保存为b.vhd（程序直接在电脑上输入，不必写在试卷上）(10%)。
2、（1） 将设计好的7进制可逆计数器程序编译、仿真(10%)；
（2） 下载到EDA实验箱并进行验证（使用模式5）(10%)。
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