CPLD应用技术实用项目四.pptVIP

参考设计： 做与学 1 要求：利用4位二进制加法计数器，同步读出，异步清零74161设计00～99的计数器，用数码管L4、L5来显示输出值，当显示到99时重新开始，不断循环。系统时钟选择1Hz。 因为9的二进制为1010刚好对应的Q1[0]和Q1[3]，这样经过与门后为“1”为后面的与非门打开通道。 因为个位计数器计到9是，9的二进制为1010刚好对应的Q[0]和Q[3]，这样经过与门后为“1”为后面的与非门打开通道。 74161计数0~99的仿真波形图： 要求：利用4位二进制加法计数器，同步读出，异步清零74161设计00～59的计数器，用数码管L4、L5来显示输出值，当显示到59时重新开始，不断循环。系统时钟选择1Hz。 参考设计： 做与学2 只需要改这里，因为5的二进制为0101刚好对应的Q1[0]和Q1[1] 74161计数0~59的仿真波形图： 利用两片4位二进制加法计数器，同步读出，异步清零74161设计00～23的计数器，用数码管L4、L5来显示输出值，当显示到23时重新开始，不断循环。系统时钟选择1Hz。 控制要求： 1、上电运行CPLD时，计数器不进行计数，当按下启动按钮K1后计数器开始计数，且不断循环。 2、要求有计数器暂停和停止功能按键。 扩展学习： 要求：利用4位十进制加法计数器，同步读出，异步清零74160设计00～99的计数器，用数码管L4、L5来显示输出值，当显示到99时重新开始，不断循环。系统时钟选择1Hz。 参考设计： 做与学3 74160计数0~99的仿真波形图： 要求：利用4位十进制加法计数器，同步读出，异步清零74160设计00～59的计数器，用数码管L4、L5来显示输出值，当显示到59时重新开始，不断循环。系统时钟选择1Hz。 参考设计： 十位计到5时输出为1 个位计到9时输出为1，打开十位计数器（不让它保持） 做与学4 74160计数0~59的仿真波形图： 要求：利用4位二进制加法计数器，同步读出，同步清零74162设计00～99的计数器，用数码管L4、L5来显示输出值，当显示到99时重新开始，不断循环。系统时钟选择1Hz。 参考设计： 做与学5 仿真波形图： 当时钟的上升沿到来时，个位计数器Q[3..0]已经从9变化到0，但是十位计数器Q1[3..0]还要延时17ns才从0变化到1，不能与系统时钟做到同步，该电路还需要进一步改进。 需要改进电路必须保证个位计数器Q[3..0]和十位计数器Q1[3..0] 是使用的同一个时钟即可，请改进电路。 Q3~Q0分别分配管脚号为：18~15 Q13~Q10分别分配管脚号为：24、22~20 改进后的参考设计： 个位计数器和十位计数器使用了同一个系统时钟CLK 反馈个位计数器的QA和QD，当个位计数器在0~8之间计数时，十位计数器“ENT”端为“0”，其输出不变（不受时钟CLK的控制）；当个位计数器计到9后，十位计数器“ENT”端为“1”，使其受时钟CLK的控制。 仿真波形图： 当时钟的上升沿到来时，个位计数器Q[3..0]和十位计数器Q1[3..0] 是同步变化的。 要求：利用4位二进制加法计数器，同步读出，同步清零74162设计00～59的计数器，用数码管L4、L5来显示输出值，当显示到59时重新开始，不断循环。系统时钟选择1Hz。 参考设计： 做与学6 仿真波形图： 当时钟的上升沿到来时，个位计数器Q[3..0]和十位计数器Q1[3..0] 是同步变化。 想一想，如果改成00~23计数器，如何改进电路？ 00~23计数器参考电路 Q1[1]十位计到2时，把与非门打开 利用74162的置位端“LDN”，其为1时正常计数和保持功能，当为0时，输出就为输入端ABCD的值， “LDN”由一个与门和与非门控制。 Q[1] 和Q[0]个位计到3（11）时，把与门输出1 虚线处可以不接 分钟向小时进位参考电路 实现分计数满59后向时进1位，在00~59之间时保持不变 分钟十位反馈的5 分钟个位反馈的9 实现23:59后归00:00 要求：利用4位二进制加法计数器，同步读出，同步清零74162和异步清零74161各一块设计00～59的计数器。用74161设计0~9个位计数器，用数码管L4来显示个位输出值；用74162设计0~5十位计数器，用数码管L5来显示十位输出值；当系统显示到59时重新开始，不断循环。系统时钟选择1Hz。 参考设计： 做与学7 仿真波形图： 利用两片4位二进制加法计数器，同步读出，同步清零74162设计00～23的计数器，用数码管L4、L5来显示输出值，当显示到23时重新开始，不断循环。系统时钟选择1Hz。 控制要求： 1、上电运行CPLD时，计数器不进行计