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第 一 章 1.26 假设高速缓存?Cache?工作速度为主存的?5?倍，且?Cache?被访问命中的概率为?90％，那么，采 用?Cache?后能使整个存储系统获得多高的加速比? T0 1 解：根据?Amdahl?定理有：Sn?= = ；结合题意：Cache?工作速度 为 Tn （1?–?Fe）+?Fe?/?Se 主存的?5?倍，相当于改进存储器后获得的加速比为?5，即?Se=5；Cache?被访问命中的概率为?90％，相当 于访问存储器的时间有?90％化在?Cache?上，即?Fe=0.9。 所以 Sn?=?1/[（1-0.9）+0.9/5]?=?3.57 1.27 设计指令存储器有两种不同方案：一种是采用价格较贵的高速存储器芯片，另一种是采用价 格便宜的低速存储器芯片。采用后一方案时，用同样的经费可使存储器总线带宽加倍，从而每隔?2?个时 钟周期可取出?2?条指令(每条指令为单字长?32?位)。而采用前一方案时，每一个时钟周期取出一条单字长 指令。由于访存局部性原理，当取出?2?个指令字时，通常这?2?个指令字都要使用，但仍有?25％的时钟周 期中，取出的?2?个指令字中仅有?1?个指令字是有用的。试问采用这两种实现方案所构成的存储器带宽是 多少？ 解：带宽是指单位时间内处理的二进制位数，相当于频率，用?f?表示。 采用方案?A?时，存取指令的?CPIa?=?1?时钟周期/指令字，即： fa?=?1/CPIa?×指令字长?=?1×32?=?32?位/时钟周期。 采用方案?B?时，存取指令的?CPIb?=?0.75×2/2?+?0.25×2/1?=?1.25?时钟周期/指令字，即： fa?=?1/CPIa?×指令字长?=?0.8×32?=?25.6?位/时钟周期。 1.28 某工作站采用时钟频率为?15MHz、处理速率为?10MIPS?的处理机来执行一个测试程序。假定每 次存储器存取为?1?个时钟周期，试问： (1)此计算机的有效?CPI?是多少? (2)假定将处理机的时钟频率提高到?30MHz，但存储器的工作速率不变，这样，每次存储器存取需要 2?个时钟周期。如果?30％指令每条只需要一次存储器存取操作，另外?5％指令每条需要二次存储器存取操 作，假定测试程序的指令数不变，并与原工作站兼容，试求改进后的处理机?CPI?和?MIPS。 解：（1）由?MIPS?=?时钟频率/（CPI×106），则有：CPIA?=时钟频率/（MIPS×106）=?1.5。 （2）当时钟频率为?15MHZ?时，假设不进行存储操作指令的?CPI?为?x，则要进行一次存储操作指令的 CPI?为?1+?x，要进行二次存储操作指令的?CPI?为?2+?x，因此有： 1.5?=?x×65%?+?（1+?x）×30%?+?（2+?x）×5% 解得?x?=?1.1 当时钟频率为?30MHZ?时，不进行存储操作指令的?CPI?不变为?1.1，要进行一次存储操作指令的?CPI 为?2+?x?=?3.1，要进行二次存储操作指令的?CPI?为?4+?x?=?5.1，因此平均?CPI?为： CPIB?=?1.1×65%?+?3.1×30%?+?5.1×5%?=?1.9 所以 MIPSB?=?时钟频率/（CPIB×106）=（30×106）/（1.9×106）=?15.8MIPS 1.29 某计算机?Cache?能存放?2000?条指令。假设?10%的指令承担了?90%时间的指令访问，而且这?10% 指令中每条指令的执行时间相同。如果要执行的某程序共?50000?条指令，当计算机执行该程序时，在 Cache?中能访问到的指令的概率是多少？ 解：由题意可知：45000?条指令承担?10%时间的指令访问，5000?条指令承担?90%时间的指令访问。显 然?5000?条指令被频繁使用，设平均使用次数为?X；另外?45000?条指令仅使用一次。则有： 45000?:?0.1?=?5000X?:?0.9 解得 X?=?81 所以该程序执行指令的条数为?Y?=?45000?+?5000×81?=?450000 假设频繁使用的?5000?条指令均匀分布于程序之中，即每次调入?Cache?的?2000?条指令有?200?条是频 繁使用的。另假设每次调入?Cache?的?2000?条指令中的?1800?条均被使用了一次。所以执行该程序时?Cache 中能访问到的指令的概率为: （450000?-?50000/2000）÷?450000?≈?100% 1.30 有一台计算机，不同类型指令在理想?Cache（无访问失败）与实际?Cache（有访问失败）两种 情况下的性能如下表。求理想?Cache?相对于实际?Cache?的加速比？ 指令类型 出现频率 理想?CacheCPI 实际?Cache