58-4-14.1 触发器与锁存器描述.pptVIP

杭州电子科技大学 EDA技术 杭州电子科技大学 EDA技术 EDA技术第4章 基本时序电路描述 4.1 触发器与锁存器描述 4.2 两类过程赋值 4.3 基本时序电路描述 杭州电子科技大学 EDA技术 * 4.1 触发器与锁存器描述 触发器描述方法 不完整条件语句 复位与使能 第四章 基本时序电路描述 杭州电子科技大学 EDA技术 * 时序逻辑电路 时序逻辑电路包含存储元件，能记忆电路的历史，其输出是当前输入及电路内部状态的函数。 常用的时序逻辑电路包括计数器、寄存器、移位寄存器、存储器等。 具有记忆作用的存储元件是D触发器和锁存器，是构成时序电路的基础。 同步时序电路的存储元件在一个统一的时钟信号同步下工作。 4.1 触发器与锁存器 杭州电子科技大学 EDA技术 * 边沿触发型触发器 D触发器是时序电路中应用最广的一种边沿触发型(edge sensitive)触发器(Flip-flop)。 4.1 触发器与锁存器 D触发器时序波形 D触发器模块 杭州电子科技大学 EDA技术 * 触发器的特点是电路的行为变化发生在时钟信号发生跳变的特定时刻。 Verilog HDL用always @(时钟信号跳变沿)的办法来描述这样的“触发”特性： 如果是时钟信号负沿触发的触发器，则可用negedge关键词。 4.1 触发器与锁存器 D触发器的HDL描述 module DFF1(CLK,D,Q); //D触发器基本模块 output Q; input CLK,D; reg Q; always @(posedge CLK) //CLK上升沿启动 Q=D; //当CLK有上升沿时D被锁入Q endmodule 杭州电子科技大学 EDA技术 * 电平触发型D锁存器 锁存器(Latch)是电平触发(Level-sensitive)型的一种存储单元。当CLK高电平时，输出随输入改变。 4.1 触发器与锁存器 D锁存器时序波形 D锁存器 杭州电子科技大学 EDA技术 * 电平触发型D锁存器的结构 4.1 触发器与锁存器 D锁存器 杭州电子科技大学 EDA技术 * D锁存器的HDL描述 Verilog HDL用always过程赋值及不完整的条件语句描述D锁存器。 不完整的条件语句意味着当条件不满足时，信号的状态保持不变，因此只能用一个锁存器来保持。 4.1 触发器与锁存器 module LATCH1(CLK,D,Q); output Q; input CLK,D; reg Q; always @(D or CLK) if(CLK) Q=D; endmodule 杭州电子科技大学 EDA技术 * 复位与使能 复位与使能往往是一个实际数字电路或系统必备的功能。复位使电路进入初始状态或者其他预知状态，使能控制该电路是否工作。 复位方式一般分两类：同步复位和异步复位： - 同步复位仅在时钟的有效沿生效，可以有效地避免因复位电路毛刺造成的亚稳态和错误； - 异步复位当复位信号到达时，无论时钟沿是否有效，复位都会立即发生作用。 在always过程块中，适当地使用条件语句可方便地描述带复位与使能的时序元件。 4.1 触发器与锁存器 杭州电子科技大学 EDA技术 * 带异步复位与使能的D触发器 4.1 触发器与锁存器 module DFF2(CLK,D,Q,RST,EN); output Q; input CLK,D,RST,EN; reg Q; always @(posedge CLK or negedge RST) begin if(!RST) Q=0; else if (EN) Q=D; end endmodule 含使能和复位的D触发器的时序图 含使能和 复位的D触发器 杭州电子科技大学 EDA技术 * 同步复位型D触发器 4.1 触发器与锁存器 【例3-16】 module DFF2(CLK,D,Q,RST); output Q; input CLK,D,RST; reg Q; always @(posedge CLK) if(RST==1) Q=0; else if (RST==0) Q=D; else Q=Q; endmodule 图3-18 含同步清0的触发器 杭州电子科技大学 EDA技术 * 异步复位型锁存器(1) 4.1 触发器与锁存器 图 3-20 含异步清0的锁存器 杭州电子科技大学 EDA技术 * 异步复位型锁存器(2) 4.1 触发器与锁存器 module LATCH3(CLK,D