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同步电路和异步电路的区别在于电路的触发是否与驱动时钟同步。从行为上讲，就是所有电路是否在同一时钟沿的触发下同步地处理数据。常用于区分二者的典型电路就是同步复位和异步复位电路。 * 结构体定义系统行为，可从不同方面对其进行描述，结构体和实体是一致的，其名字要表明系统描述的方法。 * 元件 component在VHDL设计的层次结构中使用。 配置是用来说明逻辑模块和其构造体间的关系。 * * 如控制单元——“ctrl”，算术逻辑运算单元——“alu”，乘法器——“mac”，数据地址发生器——“dag”； * 例如：“alu{GBaugend”——其驱动的模块为算术逻辑运算单元，高电平有效全局信号，是算术逻辑运算单元的其中一个操作数的总线信号。 “macNGWoverflow”——其驱动的模块是乘法器，低电平有效全局单线信号，其功能是在乘法器溢出时修改状态寄存器的溢出标志位。 * * * * EDA技术赛前培训 电子信息工程研究所：李大宇 个人简介 姓名：李大宇 ——电子信息工程研究所 办公室：老主楼524 Email：lidayu@ise.neu.edu.cn 电话：135-5590-2261（请短信联系） 内容概要 硬件描述语言的设计思维及代码风格 组合逻辑电路的设计 时序逻辑电路的设计 存储器设计 有限状态机 实用模块设计 系统设计范例 硬件描述语言的设计思维及代码风格 面向硬件电路的设计思维 面积和速度的转换原则 同步电路的设计原则 好的代码风格 面向硬件电路的设计思维 HDL代码的本质是为了描述硬件 HDL与软件语言C/C++不同，本质在于描述硬件，评价HDL代码优劣的最终标准是其描述并实现的硬件电路的性能 ； 避免片面追求代码的整洁、简短，这是错误的，与评价HDL的标准背道而驰的！ 正确的编码方法是，对所需实现的硬件电路的结构与连接十分清晰，然后再用适当的HDL语句表达出来即可。 实例 entity Test is Port ( a : in STD_LOGIC_VECTOR(1 downto 0); d0 : in STD_LOGIC; d1 : in STD_LOGIC; d2 : in STD_LOGIC; d3 : in STD_LOGIC; q : out STD_LOGIC); end Test; 实例 architecture Behavioral of Test is begin PROCESS ( a,d0,d1,d2,d3 ) begin CASE a IS WHEN 00 = q=d0; WHEN 01 = q=d1; WHEN 10 = q=d2; WHEN 11 = q=d3; WHEN OTHERS = q=‘-; END CASE; END PROCESS; end Behavioral; RTL Schematic Technology Schematic 如果用if代码？ 面向硬件电路的设计思维 程序的并行执行特点 HDL语言用于电路描述，代表着门电路和触发器电路； 芯片的各个模块同时工作； 以并行思维来考虑算法结构。 面向硬件电路的设计思维 时钟是程序的执行控制器 通过时间的精确定位获取严格的先后关系，来实现串行控制功能； 例：假设全部事件需要5个时钟周期，那么利用一个周期为5的循环计数器来实现。在计数器为1时，完成事件1；在计数器为2的时候，完成事件2；……如此循环即可。 面积和速度的转换原则 “面积”主要是指设计所占用的FPGA逻辑资源数目，即利用所消耗的触发器（FF）和查找表（LUT）来衡量。 “速度”指在芯片上稳定运行时所能够达到的最高频率。 面积和速度是对立和统一的矛盾体。 面积和速度的转换原则 同步电路的设计原则 同步电路的优点： 可以有效避免毛刺的影响，提高设计可靠性； 可以简化时序分析过程； 可以减少工作环境对设计的影响。 好的代码风格 文件头 模块名 文件名 需要的库 模块描述 使用的仿真器——其运行平台和版本 使用的综合工具，其运行平台和版本 作者名字和e-mail 好的代码风格 修订列表 修订版本号 改动的数据 修订者名字和e-mail 改动的详细描述 联机注释 每一个重要的操作和定义后都要加上注释，描述操作和声明的使用。 好的代码风格 命名规则——实体和结构 实体名要确切描述其功能。 命名规则——端