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时钟稳定电路设计论文 １引言 近年来，为了满足高速率工作的需求，许多系统采用双倍数据率技术，如ＤＤＲＳＤＲＡＭ和双采样ＡＤＣ等［１］。在这些系统中，时钟信号的上升沿和下降沿都会被用来采样数据，因此，内部时钟信号的占空比就必须稳定在５０％，并且要求时钟抖动要很小。然而，外部输入的时钟很难保证占空比为５０％，且时钟在系统内部传输时，器件的不匹配、工艺偏差和温度的变化等因素也会引起时钟占空比的变化。许多方法可以为电路内部提供稳定的、占空比为５０％的时钟信号。基于延迟锁相环技术［和连续时间积分器技术的时钟稳定电路，由于其鉴相器都是采用门电路实现，极大地限制了电路工作的速度。传统的基于差分脉宽控制环路技术［４－５］的时钟稳定电路避免了使用鉴相器带来的速度限制，但由于电荷泵充放电回路的不匹配以及基准电压的不稳定，带来了额外的时钟抖动。本文提出了一种新型的基于全差分连续时间积分器的时钟稳定电路，避免了使用门电路鉴相器带来的速度限制和电荷泵充放电电流不匹配引起的时钟抖动的增加，电路结构简单、输出时钟抖动低。 ２电路结构及分析 本文设计的时钟稳定电路由占空比检测电路、占空比纠正电路、延迟级和输出时钟缓冲器组成。占空比检测电路将经过延迟级后的差分时钟信号占空比量化为Ｖｃｔｒｌ＋和Ｖｃｔｒｌ－两个电压信号，电压信号通过跨导放大器后产生Ｉｏｐ和Ｉｏｍ两个电流