DSP原理及应用技术第5.2节 外部接口(XINTF).pptVIP

XINTF配置 写缓冲器 默认情况下，写访问缓冲是被禁止的。 在多数场合中，为提高XINTF的性能，用户可以使能写缓冲。 在CPU不停止执行的情况下，最多可缓冲3次对XINTF的写访问。 用户可在XINTCNF2寄存器中配置写缓冲的深度。 XINTF配置 访问的前导、有效、结束阶段时序 每阶段等待状态的XTIMCLK周期数可在相应区域的XTIMING寄存器中配置，且读访问和写访问的时序配置是独立的 XINTF配置 对XREADY信号的采样 通过采样XREADY信号，外部器件可以扩展有效阶段的时间。 器件上所有XINTF区域共享一个XREADY输入信号，但是每一个区域都可以独立配置是否采样XREADY信号。 每个区域的采样方式可以设置成同步或异步方式 XINTF配置 区域切换与XBANK周期配置 当访问从一区域切换至另一区域时，低速器件可能需要额外的时钟周期数来及时释放总线，以供其它器件获得访问权。 区域切换功能允许用户指定某特定区域，当访问进入或跨出该区域时插入一定数量的额外时钟周期数。 可在XBANK寄存器中指定区域和配置额外的周期数。 （ ） * * 28x系列DSP每个XINTF区域都有一个片选信号，当访问某一XINTF区域时，相应的区域就会产生该片选信号。每个区域都可以配置特定的等待状态时间、选通信号建立时间和保持时间，且读访问和写访问可以分开独立配置；另外，每一个区域还可以配置成是否使用外部XREADY信号扩展等待状态。这些功能可以使DSP与外部存储器和外设实现无缝连接。 用户通过配置相应的XTIMINGx寄存器可以指定每个XINTF区域的建立/保持时间和访问等待状态数。访问时序是基于内部时钟XTIMCLK的。XTIMCLK的频率可以配置成等于SYSCLKOUT或者为SYSCLKOUT的1/2。XTIMCLK时钟信号应用于所有XINTF区域。XINTF总线周期开始于XCLKOUT的上升沿，且所有时序和事件都是在相应的XTIMCLK上升沿产生。 * * * * * XINTF模块用到了两个时钟：XTIMCLK和XCLKOUT，图给出了这两个时钟和CPU时钟SYSCLKOUT的关系。 对XINTF区域的访问都是基于内部XINTF时钟（XTIMCLK）。配置XINTF时，用户必须配置内部时钟XTIMCLK与SYSCLKOUT的比率关系。通过配置XINTCNF2寄存器，可以将XTIMCLK频率设置成等于SYSCLKOUT或SYSCLKOUT的1/2。默认情况下，XTIMCLK为SYSCLKOUT/2。 对XINTF区域的访问从外部时钟输出XCLKOUT的上升沿开始，且XCLKOUT的外部输出可以关闭。通过配置XINTCNF2寄存器的CLKMODE位，可以将XCLKOUT频率设置成等于XTIMCLK或为XTIMCLK/2。默认情况下，XCLKOUT是XTMCLK/2，即SYSCLKOUT/4。为降低系统噪声干扰，用户可通过向XINTCNF2寄存器的CLKOFF位写1关闭XCLKOUT的输出。 * * * （1）同步采样 若用同步方式采样XREADY信号，则必须满足XREADY信号建立和保持应该与有效阶段结束前的一个XTIMCLK边沿对准，也就是，XREADY信号应该在所设定的前导+有效时间结束的前一个XTIMCLK被采样。 （2）异步采样 若以异步方式采样XREADY信号，则必须满足XREADY信号的建立和保持应该与有效阶段结束前的倒数第3个XTIMCLK边沿对准，也就是，XREADY信号应该在所设定的前导+有效时间结束的前三个XTIMCLK被采样。 在同步和异步采样方式下，若采样XREADY信号为低电平，则有效阶段时间扩展一个XTIMCLK周期后，在下一个XTIMCLK周期对XREADY信号重新采样，一直检测到XREADY为高电平时才完成访问操作。 * 在两次访问间插入延迟周期时，延迟周期插入之前访问的是某一区域，延迟周期插入之后访问的是另一区域。为正确的插入延迟周期，第一个区域的全部访问时间必须比指定区域的延迟周期数大，为实现保证该条件，可设置XBANK[BCYC]的值小于第一个区域的全部访问时间 * * * * * DSP原理及应用 ——跟我动手学TMS320F2833x 电气信息类专业课程 DSP原理及应用 外部接口(XINTF) 第5.2节 外部接口（XINTF） 外部接口XINTF：DSP与外部并口器件通信。 F2833x系列芯片的XINTF映射到了3个固定的存储区域； 每个区域都可以配置为不同的等待状态数、建立及保持时序； 当在PCLKCR3寄存器中使能XINTF模块时钟时，所有区域均被使能。 外部接口（XINTF） 外部地址总线XA是20位宽，被所有区域共享。总线产生什么样的地址取决于哪一区域被访问